一种半导体器件及其制造方法
【专利摘要】本发明提供一种半导体器件及其制造方法，涉及半导体【技术领域】。本发明的半导体器件的制造方法，在去除伪栅极的工艺步骤之前，增加了在接触孔刻蚀阻挡层的上方形成保护层的工艺。该方法避免了在去除伪栅极的工艺中在接触孔刻蚀阻挡层的上方形成凹陷，进而避免了在形成金属栅极的工艺中在接触孔刻蚀阻挡层的上方形成金属残留，在一定程度上避免了漏电流的产生，提高了半导体器件的性能。本发明的半导体器件，在接触孔刻蚀阻挡层上方形成有保护层。该半导体器件由于具有保护层，保证了在接触孔刻蚀阻挡层上方不会形成金属残留，在一定程度上避免了漏电流的产生，提高了半导体器件的性能。
【专利说明】一种半导体器件及其制造方法
【技术领域】
[0001]本发明涉及半导体【技术领域】，具体而言涉及一种半导体器件及其制造方法。
【背景技术】
[0002]高K金属栅极(HKMG)技术是半导体领域的重要技术，相对于普通栅极技术，HKMG技术可以极大地提高半导体器件的性能。在现有技术中，应用高k金属栅极技术的半导体器件的制造方法，在去除伪栅极的过程中，往往会造成接触孔刻蚀阻挡层(CESL)被不当地去除一部分，在CESL的上方形成凹陷(recess)，进而导致在后续形成金属栅极的工艺过程中在凹陷位置处形成金属残留。相应位置的金属残留往往导致漏电流的发生，严重影响半导体器件的性能。
[0003]下面，结合图1A至图1C，对上述应用HKMG技术制造半导体器件的方法以及其存在的技术问题进行说明。其中，图1A至图1C为各工艺完成后形成的图案的剖视图。现有技术中应用前述HKMG技术制造半导体器件的方法，一般包括如下步骤:
[0004]步骤El:提供一半导体衬底100，所述半导体衬底上形成有伪栅极101、接触孔刻蚀阻挡层(CESL)102。并且，所述半导体衬底100上还形成有栅极侧壁103、层间介电层104，如图1A所示。当然，所述半导体衬底100上还可以包括ST1、源/漏极以及其他结构(图中未示出)。
[0005]其中，伪栅极101的材料一般为多晶硅，接触孔刻蚀阻挡层(CESL)102—般为氮化硅；层间介电层104 —般为氧化硅。栅极侧壁103则可以为一层侧壁，也可以为包括偏移侧壁和主侧壁的两层结构。源极和漏极可以为通过离子注入或其他方式形成。
[0006]步骤E2:去除伪栅极101，形成的图形如图1B所示。在去除伪栅极101的过程中，由于现有技术中的CESL的材料(一般为氮化硅)的物理特性相对易于被刻蚀，CESL会被刻蚀掉一部分，形成凹陷1021，如图1B所示。
[0007]步骤E3:沉积金属并进行CMP以形成金属栅极105，形成的图形如图1C所示。
[0008]由于凹陷1021的存在，在形成金属栅极105的过程中，凹陷1021位置处会形成金属残留1051，如图1C所示。
[0009]在现有技术中，前述金属残留1051往往会导致最终形成的半导体器件在工作时容易产生漏电流，严重影响半导体器件的性能。
[0010]因此，为了解决上述问题，需要提出一种新的半导体器件的结构及其制造方法。
【发明内容】
[0011]针对现有技术的不足，本发明提供一种半导体器件及其制造方法。
[0012]本发明一方面提供一种半导体器件的制造方法，该方法包括如下步骤:
[0013]步骤SlOl:提供半导体衬底，所述半导体衬底包括伪栅极、接触孔刻蚀阻挡层、栅极侧壁和层间介电层；
[0014]步骤S102:在所 述接触孔刻蚀阻挡层的上方形成保护层；[0015]步骤S103:去除所述伪栅极。
[0016]其中，所述步骤S102包括:
[0017]步骤S1021:刻蚀所述接触孔刻蚀阻挡层未被所述层间介电层覆盖的部分，在所述接触孔刻蚀阻挡层上形成凹槽；
[0018]步骤S1022:在所述半导体衬底上形成一层保护材料薄膜，对所述保护材料薄膜进行CMP以在所述凹槽内形成保护层。
[0019]其中，在所述接触孔刻蚀阻挡层上形成凹槽的方法为:干法刻蚀或湿法刻蚀。
[0020]其中，所述凹槽的深度为3nnT30nm。
[0021]其中，所述保护层的材料为氧化硅。
[0022]其中，所述步骤SlOl包括:
[0023]步骤SlOll:提供半导体衬底，在所述半导体衬底上形成STI和伪栅极；
[0024]步骤S1012:在所述半导体衬底上形成栅极侧壁；
[0025]步骤S1013:在所述半导体衬底上形成源极和漏极； [0026]步骤S1014:在所述半导体衬底上形成接触孔刻蚀阻挡层；
[0027]步骤S1015:在所述半导体衬底上形成层间介电层。
[0028]进一步的，在所述步骤S103之后还包括步骤S104:在所述伪栅极原来的位置形成金属栅极。
[0029]本发明另一方面提供一种半导体器件，该半导体器件包括:半导体衬底以及位于所述半导体衬底上的金属栅极、接触孔刻蚀阻挡层、栅极侧壁和层间介电层，其中，所述半导体器件还包括位于所述接触孔刻蚀阻挡层上方的保护层，其中，所述保护层与所述层间介电层处于同一平面。
[0030]其中，所述保护层的厚度为3nnT30nm。
[0031]其中，所述保护层的材料为氧化硅。
[0032]本发明的半导体器件的制造方法，由于在去除伪栅极的工艺步骤之前，增加了在接触孔刻蚀阻挡层的上方形成保护层的工艺，因而避免了在去除伪栅极的工艺中在接触孔刻蚀阻挡层的上方形成凹陷，进而避免了在形成金属栅极的工艺中在接触孔刻蚀阻挡层的上方形成金属残留，最终在一定程度上避免了漏电流的产生，提高了半导体器件的性能。本发明实施例的半导体器件，由于保护层的存在，保证了在接触孔刻蚀阻挡层的上方不会形成金属残留，因而在一定程度上避免了漏电流的产生，提高了半导体器件的性能。
【专利附图】
【附图说明】
[0033]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0034]附图中:
[0035]图1A-图1C为现有技术的半导体器件的制造方法各步骤形成的图形的示意性剖面图；
[0036]图2A-图2F为本发明提出的半导体器件的制造方法各步骤形成的图形的示意性剖面图；
[0037]图3为本发明提出的一种半导体器件的制造方法的流程图。【具体实施方式】
[0038]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0039]应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
[0040] 应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
[0041]空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之
上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
[0042]在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该规格书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
[0043]这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
[0044]除非另外定义，在此使用的所有术语(包括技术和科学术语)具有与本发明领域的普通技术人员所通常理解的相同的含义。还将理解，诸如普通使用的字典中所定义的术语应当理解为具有与它们在相关领域和/或本规格书的环境中的含义一致的含义，而不能在理想的或过度正式的意义上解释，除非这里明示地这样定义。
[0045]为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的半导体器件及其制造方法。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0046]实施例一
[0047]下面，参照图2A-图2F和图3，来描述本发明提出的半导体器件的制造方法一个示例性方法的详细步骤。其中，图2A-图2F为本发明提出的半导体器件的制造方法各步骤形成的图形的示意性剖面图；图3为本发明提出的一种半导体器件的制造方法的流程图。
[0048]本发明实施例的半导体器件的制造方法，包括如下步骤:
[0049]步骤1:提供一半导体衬底200，所述半导体衬底上形成有伪栅极201、接触孔刻蚀阻挡层(CESL) 202、栅极侧壁203和层间介电层204，如图2A所示。当然，所述半导体衬底200上还可以包括ST1、源/漏极以及其他结构(图中未示出)，在此并不进行限定。
[0050]其中，伪栅极201的材料一般为多晶硅，接触孔刻蚀阻挡层(CESL)202 —般为氮化硅；层间介电层204 —般为氧化硅。栅极侧壁203可以为一层侧壁，也可以为包括偏移侧壁和主侧壁的两层结构。源极和漏极可以为通过离子注入或其他方式形成。
[0051]示例性的，步骤I可以包括如下步骤:
[0052]步骤101:提供一半导体衬底200，在半导体衬底200上形成STI和伪栅极。
[0053]步骤102:在所述半导体衬底200上形成栅极侧壁203，其中栅极侧壁203包括偏移侧壁和主侧壁。
[0054]步骤103:形成源极和漏极。在伪栅极201两侧的半导体衬底200上，通过离子注入或其他方式，形成源极和漏极。
[0055]步骤104:形成接触孔刻蚀阻挡层202。其中，接触孔刻蚀阻挡层的材料为氮化硅。
[0056]步骤105:形成层间介电层204。具体地，在半导体衬底200上沉积一层介电材料薄膜，并进行CMP，以形成层间介电层204。
[0057]作为示例，在本实施例中，所述半导体衬底200选用单晶硅材料构成。所述半导体衬底中还形成有各种阱(well)结构，为了简化，图示中予以省略。上述形成阱(well)结构、隔离结构的工艺步骤已经为本领域技术人员所熟习，在此不再详细加以描述。
[0058]步骤2:在接触孔刻蚀阻挡层202的上方形成保护层2051，形成的图形如图2D所
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[0059]示例性的，形成保护层2051的方法，可以包括如下步骤:
[0060]步骤201:刻蚀接触孔刻蚀阻挡层(CESU202未被层间介电层204覆盖的部分，在接触孔刻蚀阻挡层202上形成凹槽2021。形成的图形，如图2B所示。
[0061]其中，形成凹槽2021的方法可以为干法刻蚀或者湿法刻蚀。凹槽2021的深度为3nm~30nmo
[0062]步骤202:在半导体衬底200上沉积一层保护材料薄膜205，形成的图形如图2C所示；然后，对所述保护材料薄膜205进行CMP，以在凹槽2021内形成保护层2051，形成的图形如图2D所示。[0063]其中， 保护层2051位于凹槽2021内，且其上表面与层间介电层204保持水平。
[0064]在本发明实施例中，保护层2051的材料，应选择不易在去除伪栅极的工艺中被刻蚀的材料。示例性的，保护层2051可以选用与层间介电层204相同的材料，比如氧化硅。
[0065]由于保护层的存在，可以避免在后续去除伪栅极的工艺中在接触孔刻蚀阻挡层的上方形成凹陷，进而可以避免在形成金属栅极的工艺中在接触孔刻蚀阻挡层的上方形成金属残留，因而可以在一定程度上提高半导体器件的性能和良率。
[0066]步骤3:去除伪栅极201，形成的图形如图2E所示。
[0067]其中，去除伪栅极201的方法可以为干法刻蚀或湿法刻蚀。
[0068]由于保护层2051的存在，在去除伪栅极201的过程中，并未对CESL202造成不当刻蚀，避免了现有技术中的CESL上方的凹陷的产生。
[0069]步骤4:在伪栅极201原来的位置形成金属栅极206，形成的图形如图2F所示。
[0070]在本步骤中，由于在前述步骤未在CESL202的上方未产生凹陷，因而在CESL202的上方没有形成金属残留。
[0071]示例性的，形成金属栅极206的方法可以为:在原来伪栅极201的位置填充金属材料，通过CMP工艺去除多余的金属，形成金属栅极206。
[0072]当然，在形成金属栅极之前，还可以包括形成高k介电层的步骤，该步骤在整个工艺流程中的位置可以根据实际需要进行调整，在此不做限定。
[0073]至此，完成了根据本发明示例性实施例的方法实施的全部工艺步骤，接下来，可以通过后续工艺(比如形成接触孔和金属层的步骤等)完成整个半导体器件的制作，所述后续工艺与传统的半导体器件加工工艺完全相同，此处不再赘述。
[0074]本发明实施例的半导体器件的制造方法由于在去除伪栅极的工艺步骤之前，增加了在接触孔刻蚀阻挡层的上方形成保护层的工艺，因而避免了在去除伪栅极的工艺中在接触孔刻蚀阻挡层的上方形成凹陷，进而避免了在形成金属栅极的工艺中在接触孔刻蚀阻挡层的上方形成金属残留，因而避免了漏电流的产生，提高了半导体器件的性能。
[0075]参照图3，其中示出了本发明提出的半导体器件的制造方法中的一种典型方法的流程图，用于简要示出整个制造工艺的流程。
[0076]步骤SlOl:提供半导体衬底，所述半导体衬底包括伪栅极、接触孔刻蚀阻挡层、栅极侧壁和层间介电层；
[0077]步骤S102:在所述接触孔刻蚀阻挡层的上方形成保护层；
[0078]步骤S103:去除所述伪栅极。
[0079]实施例二
[0080]本发明实施例提供一种半导体器件，如图2F所示，该半导体器件包括半导体衬底200以及位于所述半导体衬底200上的金属栅极206、接触孔刻蚀阻挡层202、栅极侧壁203和层间介电层204，其中，所述半导体器件还包括:位于所述接触孔刻蚀阻挡层202上方的保护层2051，并且，所述保护层2051与所述层间介电层204处于同一平面。
[0081]其中，所述保护层2051与所述层间介电层204处于同一平面，是就半导体衬底200水平放置的情况而言。
[0082]进一步的，保护层2051的厚度为3nnT30nm。
[0083]进一步的，保护层2051的材料为氧化硅。[0084]本发明实施例提供的半导体器件，可以依据本发明实施例一的方法制造而来。本发明实施例的半导体器件的结构可以参照实施例一，在此不再赘述。
[0085]本发明实施例的半导体器件，由于保护层2051的存在，不会在接触孔刻蚀阻挡层CESL202的上方形成金属残留，因而可以在一定程度上避免漏电流的产生，提高了半导体器件的性能。
[0086]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及 其等效范围所界定。
【权利要求】
1.一种半导体器件的制造方法，其特征在于，所述方法包括如下步骤: 步骤SlOl:提供半导体衬底，所述半导体衬底包括伪栅极、接触孔刻蚀阻挡层、栅极侧壁和层间介电层； 步骤S102:在所述接触孔刻蚀阻挡层的上方形成保护层； 步骤S103:去除所述伪栅极。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述步骤S102包括: 步骤S1021:刻蚀所述接触孔刻蚀阻挡层未被所述层间介电层覆盖的部分，在所述接触孔刻蚀阻挡层上形成凹槽； 步骤S1022:在所述半导体衬底上形成一层保护材料薄膜，对所述保护材料薄膜进行CMP以在所述凹槽内形成保护层。
3.如权利要求2所述的半导体器件的制造方法，其特征在于，在所述接触孔刻蚀阻挡层上形成凹槽的方法为干法刻蚀或湿法刻蚀。
4.如权利要求2所述的半导体器件的制造方法，其特征在于，所述凹槽的深度为3nm~30nmo
5.如权利要求1所述的半导体器件的制造方法，其特征在于，所述保护层的材料为氧化硅。
6.如权利要求1所述的半导体器件的制造方法，其特征在于，所述步骤SlOl包括: 步骤SlOll:提供半导体衬底，在所述半导体衬底上形成STI和伪栅极； 步骤S1012:在所述半导体衬底上形成栅极侧壁； 步骤S1013:在所述半导体衬底上形成源极和漏极； 步骤S1014:在所述半导体衬底上形成接触孔刻蚀阻挡层； 步骤S1015:在所述半导体衬底上形成层间介电层。
7.如权利要求1至6任一项所述的半导体器件的制造方法，其特征在于，在所述步骤S103之后还包括步骤S104:在所述伪栅极原来的位置形成金属栅极。
8.一种半导体器件，包括半导体衬底以及位于所述半导体衬底上的金属栅极、接触孔刻蚀阻挡层、栅极侧壁和层间介电层，其特征在于，所述半导体器件还包括位于所述接触孔刻蚀阻挡层上方的保护层，其中，所述保护层与所述层间介电层处于同一平面。
9.如权利要求8所述的半导体器件，其特征在于，所述保护层的厚度为3nnT30nm。
10.如权利要求8所述的半导体器件，其特征在于，所述保护层的材料为氧化硅。
【文档编号】H01L29/423GK103903968SQ201210568155
【公开日】2014年7月2日 申请日期:2012年12月24日 优先权日:2012年12月24日
【发明者】韩秋华 申请人:中芯国际集成电路制造(上海)有限公司