具有中介层的半导体封装及其制造方法
【专利摘要】具有中介层的半导体封装及其制造方法。一种半导体封装可包括第一半导体芯片、被设置为与第一半导体芯片的一部分交叠并且通过第一联接结构连接到第一半导体芯片的第二半导体芯片。该半导体封装可包括中介层，该中介层被设置为与第一半导体芯片的另一部分交叠并且可通过第二联接结构连接到第一半导体芯片。中介层的第一表面可面向第一半导体芯片，并且中介层可包括从第一表面上的第二联接结构延伸到中介层的与第一表面相对的第二表面的第二内部互连器。外部互连器可被设置在中介层的第二表面上并且连接到第二内部互连器。
【专利说明】
具有中介层的半导体封装及其制造方法
技术领域
[0001]本公开的实施方式总体上涉及半导体封装技术，更具体地讲，涉及具有中介层(interposer)的半导体封装及其制造方法。
【背景技术】
[0002]随着小型电子系统的发展，越来越需要能够处理大量数据的半导体封装。近来，已提出了用于将具有不同功能的多个半导体芯片包封在单个封装中的系统级封装(SIP)技术，以提供高性能电子系统。作为SIP技术的结果，大量努力集中于提供2.5维(2.5D)SIP或3维(30)31?。2.5维(2.50)31?或3维(30)31?中的每一个包括至少一个微处理器芯片和至少一个存储器芯片，以改进半导体封装的功能。
【发明内容】
[0003]根据实施方式，一种半导体封装可包括:第一半导体芯片；第二半导体芯片，其被设置为与第一半导体芯片的一部分交叠并且通过第一联接结构连接到第一半导体芯片。该半导体封装可包括中介层，该中介层被设置为与第一半导体芯片的另一部分交叠并且通过第二联接结构连接到第一半导体芯片。中介层的第一表面可面向第一半导体芯片，并且中介层可包括从第一表面上的第二联接结构延伸到中介层的与第一表面相对的第二表面的内部互连器。外部互连器可被设置在中介层的第二表面上并且可连接到第二内部互连器。
[0004]外部互连器中的至少一个延伸到第二半导体芯片的第一表面上，所述第一表面与第二半导体芯片的面向第一半导体芯片的第二表面相对。中介层和第二半导体芯片并排设置在第一半导体芯片上。该半导体封装还包括介电层，该介电层被配置为填充中介层与第二半导体芯片之间的间隙并且暴露中介层的第二表面和第二半导体芯片的第一表面。外部互连器中的至少一个延伸到介电层的与中介层的第二表面相邻的表面上。中介层的第二表面基本上与第二半导体芯片的第一表面共面(Coplanar)。介电层的表面基本上与中介层的第二表面和第二半导体芯片的第一表面共面，并且介电层的所述表面将中介层的第二表面连接到第二半导体芯片的第一表面。一些第二联接结构和一些内部互连器提供将第一半导体芯片电连接到一些外部互连器的第一电通路。其它第二联接结构、其它内部互连器和一些第一联接结构提供通过第一半导体芯片将第二半导体芯片电连接到一些外部互连器的第二电通路。该半导体封装还包括将其它第二联接结构电连接到一些第一联接结构的第一内部互连器。各个内部互连器包括基本上穿透中介层的硅通孔(TSV)。其它第一联接结构提供将第二半导体芯片电连接到第一半导体芯片的第三电通路。第二半导体芯片与第一半导体芯片的中心部分交叠，并且中介层包括第一中介层和第二中介层，所述第一中介层和第二中介层分别与第一半导体芯片的两个边缘交叠。该半导体封装还包括设置在第一半导体芯片的第一表面上的散热器，所述第一表面与第一半导体芯片的面向第二半导体芯片的第二表面相对，并且第一半导体芯片的所述第二表面面向第二半导体芯片和中介层。该半导体封装还包括分别附接到外部互连器的第一外部连接器。该半导体封装还包括:封装基板，其具有被配置用于电连接到第一外部连接器的第二外部连接器；以及保护层，其被配置为覆盖安装在封装基板上的第一半导体芯片和第二半导体芯片。第一半导体芯片是包括应用处理器、微处理器、微控制器、数字信号处理核心或接口的片上系统(SoC)。第二半导体芯片包括存储器芯片。第二半导体芯片包括层叠有具有硅通孔(TSV)的多个存储器芯片的高带宽存储器(HBM)芯片。第一半导体芯片和第二半导体芯片具有不同的尺寸，并且第二半导体芯片的宽度小于第一半导体芯片的宽度。第一联接结构包括:第一组第一连接器，其被设置在第一半导体芯片的表面上；以及第二连接器，其被设置在第二半导体芯片的表面上并且分别与第一组第一连接器组合，并且第二联接结构包括:第二组第一连接器，其被设置在第一半导体芯片的表面上；以及第三连接器，其被设置在中介层的表面上并且分别与第二组第一连接器组合。该半导体封装还包括分别附接到外部互连器的第一外部连接器，所述第一外部连接器被排列为具有比第一连接器的间距大的间距，第一外部连接器的间距大于第二连接器的间距，第一外部连接器的间距大于第三连接器的间距。第一外部连接器的间距为40微米至400微米，根据第一外部连接器的间距，第一连接器、第二连接器和第三连接器的间距各自为10微米至100微米。半导体封装还包括分别附接到外部互连器的第一外部连接器，并且第一外部连接器的宽度大于第一连接器的宽度，第一外部连接器的宽度大于第二连接器的宽度，第一外部连接器的宽度大于第三连接器的宽度。
[0005]根据实施方式，半导体封装可包括第一半导体芯片、第二半导体芯片、中介层和外部互连器。第一半导体芯片可包括设置在第一半导体芯片的表面上的第一组第一连接器、第二组第一连接器、第三组第一连接器和第四组第一连接器。第一半导体芯片还可包括将第一组第一连接器连接到第二组第一连接器的第一内部互连器。第二半导体芯片可与第一半导体芯片的一部分交叠，并且可包括设置在第二半导体芯片的表面上的第一组第二连接器和第二组第二连接器。第一组第二连接器可分别与第二组第一连接器组合，第二组第二连接器可分别与第三组第一连接器组合。中介层可与第一半导体芯片的另一部分交叠，并且可包括分别与第一组第一连接器组合的第一组第三连接器以及分别与第四组第一连接器组合的第二组第三连接器。第一组第三连接器和第二组第三连接器可被设置在中介层的第一表面上，并且中介层可包括从第三连接器延伸到中介层的与第一表面相对的第二表面的第二内部互连器。外部互连器可被设置在中介层的第二表面上，并且可连接到第二内部互连器。
[0006]至少一个外部互连器延伸到第二半导体芯片的第一表面上，该第一表面与第二半导体芯片的面向第一半导体芯片的第二表面相对。中介层和第二半导体芯片并排设置在第一半导体芯片上。半导体封装还包括介电层，该介电层被配置为填充中介层与第二半导体芯片之间的间隙并且暴露中介层的第二表面和第二半导体芯片的第一表面。至少一个外部互连器延伸到介电层的与中介层的第二表面相邻的表面上。中介层的第二表面基本上与第二半导体芯片的第一表面共面。介电层的表面基本上与中介层的第二表面和第二半导体芯片的第一表面共面，并且介电层的所述表面将中介层的第二表面连接到第二半导体芯片的第一表面。第四组第一连接器、第二组第三连接器和一些内部互连器提供将第一半导体芯片电连接到一些外部互连器的第一电通路。第二组第一连接器、第一组第二连接器、第一组第一连接器、第一组第三连接器和其它内部互连器提供通过第一半导体芯片将第二半导体芯片电连接到一些外部互连器的第二电通路。半导体封装还包括将第二组第一连接器电连接到第一组第一连接器的第一内部互连器。各个内部互连器包括基本上穿透中介层的硅通孔(TSV)。第三组第一连接器和第二组第二连接器提供将第二半导体芯片电连接到第一半导体芯片的第三电通路。第二半导体芯片与第一半导体芯片的中心部分交叠，并且中介层包括第一中介层和第二中介层，所述第一中介层和第二中介层分别与第一半导体芯片的两个边缘交叠。第一组第三连接器设置在第一中介层上，第二组第三连接器设置在第二中介层上。半导体封装还包括设置在第一半导体芯片的第一表面上的散热器，该第一表面与第一半导体芯片的面向第二半导体芯片的第二表面相对，第一半导体芯片的第二表面面向第二半导体芯片和中介层。半导体封装还包括分别附接到外部互连器的第一外部连接器。第一外部连接器被排列为具有比第一连接器的间距大的间距。第一外部连接器的间距为40微米至400微米，根据第一外部连接器的间距，第一连接器的间距为10微米至100微米。第一外部连接器的宽度大于第一连接器的宽度。半导体封装还包括封装基板，该封装基板具有被配置用于电连接到第一外部连接器的第二外部连接器以及被配置为覆盖安装在封装基板上的第一半导体芯片和第二半导体芯片的保护层。第一半导体芯片是包括应用处理器、微处理器、微控制器、数字信号处理核心或接口的片上系统(SoC)。第二半导体芯片包括存储器芯片。第二半导体芯片包括层叠有具有硅通孔(TSV)的多个存储器芯片的高带宽存储器(HBM)芯片。
[0007]根据实施方式，一种半导体封装可包括第一半导体芯片、电连接到第一半导体芯片的一部分的第二半导体芯片以及包括电连接到第一半导体芯片的另一部分的第二内部互连器的中介层。半导体封装可包括介电层，该介电层填充第二半导体芯片与中介层之间的间隙并且暴露第二半导体芯片的与第一半导体芯片相对的表面和中介层的与第一半导体芯片相对的表面。半导体封装可包括外部互连器，该外部互连器被设置在第二半导体芯片的与第一半导体芯片相对的表面和中介层的与第一半导体芯片相对的表面上并且被设置在介电层的表面上。外部互连器可连接到第二内部互连器。第二半导体芯片和中介层的与第一半导体芯片相对的表面基本上与介电层的表面共面。
[0008]根据实施方式，可提供一种制造半导体封装的方法。该方法可包括以下步骤:提供可形成有第一半导体芯片的晶圆，将第二半导体芯片设置在第一半导体芯片上以利用第一联接结构将各个第二半导体芯片连接到任一个第一半导体芯片的一部分，并且将中介层设置在第一半导体芯片上以利用第二联接结构将各个中介层连接到任一个第一半导体芯片的另一部分。各个中介层可包括从中介层的第一表面上的第二联接结构延伸到中介层的主体中的第二内部互连器。可减小中介层的厚度和第二半导体芯片的厚度以暴露第二内部互连器的端部。外部互连器可形成在可暴露第二内部互连器的端部的各个中介层的第二表面上。该方法还包括以下步骤:形成覆盖中介层和第二半导体芯片的介电层。减小中介层和第二半导体芯片的厚度的步骤包括以下步骤:利用凹进工艺、抛光工艺或回蚀工艺将介电层平坦化。至少一个外部互连器被形成为延伸到介电层的与中介层的第二表面相邻的表面上。至少一个外部互连器被形成为延伸到第二半导体芯片的与中介层的第二表面相邻的表面上。该方法还包括以下步骤:在形成外部互连器之后将晶圆分离成多个半导体封装，各个半导体封装包括任一个第一半导体芯片。
[0009]根据实施方式，可提供一种制造半导体封装的方法。该方法可包括以下步骤:提供可形成有第一半导体芯片的晶圆。第一组第一连接器、第二组第一连接器、第三组第一连接器和第四组第一连接器可形成在各个第一半导体芯片的表面上。第二半导体芯片可被安装在晶圆上以使得各个第二半导体芯片可与任一个第一半导体芯片的一部分交叠。在第二半导体芯片可被安装在晶圆上的同时，第二组第一连接器可与第二半导体芯片的第一组第二连接器组合，并且第三组第一连接器可与第二半导体芯片的第二组第二连接器组合。中介层可被安装在晶圆上以使得各个中介层可与任一个第一半导体芯片的另一部分交叠。在中介层可被安装在晶圆上的同时，第一组第一连接器可与中介层的第一组第三连接器组合，第四组第一连接器可与中介层的第二组第三连接器组合。各个中介层可包括从中介层的第一表面上的第三连接器延伸到中介层的主体中的第二内部互连器。可减小中介层的厚度和第二半导体芯片的厚度以暴露第二内部互连器的端部。外部互连器可形成在各个中介层的可暴露第二内部互连器的端部的第二表面上。该方法还包括以下步骤:在晶圆上形成第一内部互连器，所述第一内部互连器将第一组第一连接器电连接到第二组第一连接器。该方法还包括以下步骤:形成覆盖中介层和第二半导体芯片的介电层。减小中介层和第二半导体芯片的厚度的步骤包括以下步骤:利用凹进工艺、抛光工艺或回蚀工艺将介电层平坦化。至少一个外部互连器被形成为延伸到介电层的与中介层的第二表面相邻的表面上。至少一个外部互连器被形成为延伸到第二半导体芯片的与中介层的第二表面相邻的表面上。该方法还包括以下步骤:在形成外部互连器之后将晶圆分离成多个半导体封装，并且各个半导体封装包括任一个第一半导体芯片。
[0010]根据实施方式，可提供一种包括封装的电子系统。该封装可包括:第一半导体芯片;第二半导体芯片，其被设置为与第一半导体芯片的一部分交叠并且通过第一联接结构连接到第一半导体芯片；以及中介层，其被设置为与第一半导体芯片的另一部分交叠并且通过第二联接结构连接到第一半导体芯片。中介层的第一表面可面向第一半导体芯片，并且中介层可包括从第一表面上的第二联接结构延伸到中介层的与第一表面相对的第二表面的第二内部互连器。外部互连器可被设置在中介层的第二表面上并且可连接到第二内部互连器。
[0011]根据实施方式，可提供一种包括封装的电子系统。该封装可包括第一半导体芯片、第二半导体芯片、中介层和外部互连器。第一半导体芯片可包括设置在第一半导体芯片的表面上的第一组第一连接器、第二组第一连接器、第三组第一连接器和第四组第一连接器。第一半导体芯片还可包括将第一组第一连接器连接到第二组第一连接器的第一内部互连器。第二半导体芯片可与第一半导体芯片的一部分交叠并且可包括设置在第二半导体芯片的表面上的第一组第二连接器和第二组第二连接器。第一组第二连接器可分别与第二组第一连接器组合，第二组第二连接器可分别与第三组第一连接器组合。中介层可与第一半导体芯片的另一部分交叠并且可包括分别与第一组第一连接器组合的第一组第三连接器以及分别与第四组第一连接器组合的第二组第三连接器。第一组第三连接器和第二组第三连接器可被设置在中介层的第一表面上。中介层可包括从第三连接器延伸到中介层的与第一表面相对的第二表面的第二内部互连器。外部互连器可被设置在中介层的第二表面上并且可连接到第二内部互连器。
[0012]根据实施方式，可提供一种包括封装的电子系统。该封装可包括；第一半导体芯片;第二半导体芯片，其被设置为电连接到第一半导体芯片的一部分；中介层，其包括电连接到第一半导体芯片的另一部分的第二内部互连器。该封装可包括介电层，该介电层填充第二半导体芯片与中介层之间的间隙并且暴露第二半导体芯片的与第一半导体芯片相对的表面以及中介层的与第一半导体芯片相对的表面。该封装可包括设置在第二半导体芯片的表面上的外部互连器，中介层可与第一半导体芯片相对并且在介电层的表面上。外部互连器可连接到第二内部互连器。
【附图说明】
[0013]图1是示出根据实施方式的半导体封装的示例的表示的横截面图。
[0014]图2是示出根据实施方式的半导体封装的示例的表示的布局图。
[0015]图3是示出根据实施方式的半导体封装的示例的表示的横截面图。
[0016]图4是示出根据实施方式的半导体封装中所采用的互连结构的示例的表示的横截面图。
[0017]图5是示出根据实施方式的半导体封装的互连结构的示例的表示的平面图。
[0018]图6是示出根据实施方式的半导体封装的外部连接结构的示例的表示的横截面图。
[0019]图7是示出根据实施方式的半导体封装的示例的表示的横截面图。
[0020]图8是示出根据实施方式的半导体封装的示例的表示的横截面图。
[0021]图9是示出根据实施方式的半导体封装中所采用的第二半导体芯片的示例的表示的横截面图。
[0022]图10至图17是示出根据实施方式的半导体封装的制造方法的示例的表示的横截面图。
[0023]图18是示出包括根据实施方式的封装的电子系统的示例的表示的框图。
【具体实施方式】
[0024]将理解，尽管本文中可能使用术语第一、第二、第三等来描述各种元件，这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一元件相区分。因此，在不脱离概念或实施方式的教导的情况下，一些实施方式中的第一元件在其它实施方式中可被称为第二元件。
[0025]还将理解，当元件被称为在另一元件“上”、“上方”、“下面”、“下方”、“旁边”、“中”或“内部”时，它可直接在所述另一元件“上”、“上方”、“下面”、“下方”、“旁边”、“中”或“内部”，或者也可存在中间元件。因此，本文所使用的诸如“上”、“上方”、“下面”、“下方”、“旁边”、“中”或“内部”的术语仅出于描述特定实施方式的目的，而非旨在限制概念或实施方式。
[0026]还将理解，当元件被称作“连接”或“联接”至另一元件时，它可直接连接或联接至所述另一元件，或者可存在中间元件。相比之下，当元件被称作“直接连接”或“直接联接”至另一元件时，不存在中间元件。用于描述元件或层之间的关系的其它词语应该以相似的方式来解释。
[0027]各种实施方式通常可涉及具有中介层的半导体封装及其制造方法。
[0028]在以下实施方式中，可通过利用晶片(die)切割工艺将诸如晶圆(wafer)的半导体基板分离成多个晶片来获得半导体芯片。在一些情况下，各个半导体芯片可包括安装在封装基板上的半导体晶片或者层叠在封装基板上的多个半导体晶片。如果多个半导体晶片层叠在封装基板上以形成半导体封装，则所述多个半导体晶片可通过诸如硅通孔(TSV)的直通电极(或者通孔)彼此电连接。半导体芯片可对应于存储器芯片。存储器芯片可包括集成在半导体基板上和/或半导体基板中的动态随机存取存储器(DRAM)电路、静态随机存取存储器(SRAM)电路、闪存电路、磁随机存取存储器(MRAM)电路、电阻随机存取存储器(ReRAM)电路、铁电随机存取存储器(FeRAM)电路或者相变随机存取存储器(PcRAM)电路。
[0029]在一些实施方式中，半导体芯片可对应于逻辑芯片，例如具有各种功能的片上系统(SoC) AoC可包括微处理器、微控制器、数字信号处理核心或接口。微处理器可包括中央处理单元(CPU)或图形处理单元(GPU)。半导体芯片可以是高带宽存储器(HBM)。
[0030]在高性能计算系统中，在存储器装置中可能发生瓶颈现象。因此，可采用诸如HBM的下一代高性能DRAM装置作为半导体存储器装置。HBM可对应于包括利用TSV技术层叠的多个存储器晶片以获得其高带宽的存储器标准。HBM可具有大量输入/输出(I/0)引脚(例如，1024个I/O引脚)以加宽存储器带宽。因此，SIP中可采用中介层以实现数量与所增加的I/O引脚对应的信号线。
[0031]SIP可能需要大量互连线以将多个半导体芯片彼此电连接。因此，SIP可采用中介层来增加设置在有限区域中的互连线的数量。中介层可利用用于形成半导体晶片的工艺来制造。因此，中介层的互连线可被形成为具有精细间距或精细宽度。中介层的互连线的宽度可小于一微米。因此，中介层可具有增加设置在有限区域中的互连线的数量的优点。另外，中介层可包括诸如TSV的直通电极(或通孔)，这些直通电极(或通孔)将设置在中介层的底表面上的下互连线电连接到设置在中介层的顶表面上的上互连线。中介层的互连线可被形成为具有精细间距。中介层的互连线的间距可小于诸如印刷电路板(PCB)的一般封装基板的互连线的间距。例如，在SIP中可米用利用娃晶圆制造的娃中介层。
[0032]图1是示出根据实施方式的半导体封装10的示例的表示的横截面图，图2示出半导体封装1的布局图的示例的表示。
[0033]参照图1和图2，半导体封装10可包括第一半导体芯片100、层叠在第一半导体芯片100的表面上的第二半导体芯片200以及将第一半导体芯片100电连接和物理连接到第二半导体芯片200的中介层300。第二半导体芯片200可被安装在第一半导体芯片100上以与第一半导体芯片100的一部分(例如，第一半导体芯片100的第一区域102)交叠。在实施方式中，第一半导体芯片100的第一区域102可对应于第一半导体芯片100的中心部分。中介层300可被安装在第一半导体芯片100上以与第一半导体芯片100的另一部分(例如，第一半导体芯片100的第二区域103)交叠。在实施方式中，第一半导体芯片100的第二区域103可包括第一半导体芯片100的两个边缘。第二半导体芯片200和中介层300可并排设置在第一半导体芯片100的表面上。中介层300可包括分别设置在构成第一半导体芯片100的第二区域103的两个边缘上的第一中介层300A和第二中介层300B。即，第一中介层300A和第二中介层300B可分别设置在第二半导体芯片200的两侧。第一中介层300A和第二中介层300B可被设置为彼此间隔开。尽管图2示出第一中介层300A和第二中介层300B彼此分离开的示例，本公开不限于此。例如，在一些实施方式中，第二半导体芯片200可被设置在第一中介层300A与第二中介层300B之间，并且第一中介层300A和第二中介层300B可彼此物理连接以构成在平面图中围绕第二半导体芯片200的中介层300。
[0034]第一半导体芯片100和第二半导体芯片200可具有不同的尺寸。例如，第二半导体芯片200的宽度可小于第一半导体芯片100的宽度。第一半导体芯片100可以是实现有集成电路的半导体晶片，或者可按照包括半导体晶片以及包封半导体晶片的模制构件在内的单个封装形式提供。第二半导体芯片200也可以是实现有集成电路的半导体晶片，或者可按照包括半导体晶片以及包封半导体晶片的模制构件在内的单个封装形式提供。第一半导体芯片100和第二半导体芯片200可被设置为具有不同的功能。
[0035]第一半导体芯片100可包括以SoC封装形式提供的逻辑芯片。第一半导体芯片100可包括集成有应用处理器、诸如CPU或GPU的微处理器、微控制器、数字信号处理核心或接口的半导体晶片，或者可包括包含被模制构件包封的半导体晶片的半导体封装。第二半导体芯片200可以是诸如DRAM装置的存储器装置。第二半导体芯片200可以是具有HBM方案的存储器芯片。第二半导体芯片200可与第一半导体芯片100通信。第二半导体芯片200可以是HBM芯片。
[0036]在半导体封装10需要大容量存储器的情况下，半导体封装10可具有多个第二半导体芯片200。当包括在第一半导体芯片100中的处理器的操作需要大容量存储器时，第二半导体芯片200可被配置为包括高度集成的存储器芯片或者多个第二半导体芯片200，所述多个第二半导体芯片200可电连接到第一半导体芯片100。所述多个第二半导体芯片200可在第一半导体芯片100上以一维或二维方式排列。在一些实施方式中，第二半导体芯片200可包括具有不同功能或不同尺寸的多个芯片。另选地，第二半导体芯片200可包括具有相同功能或相同尺寸的多个芯片。
[0037]尽管图1示出第二半导体芯片200被设置在第一半导体芯片100的第一区域102上的示例，本公开不限于此。例如，在一些其它实施方式中，多个第二半导体芯片200可被设置在第一半导体芯片100的第二区域103上，中介层300可被设置在第一半导体芯片100的第一区域102上。第一半导体芯片100可具有彼此相对的第五表面109(即，第一半导体芯片100的第二表面)和第六表面108(即，第一半导体芯片100的第一表面)，第二半导体芯片200可具有彼此相对的第三表面209(即，第二半导体芯片200的第二表面)和第四表面208(即，第二半导体芯片200的第一表面)。第二半导体芯片200可被安装在第一半导体芯片100上以使得第二半导体芯片200的第三表面209面向第一半导体芯片100的第五表面109。
[0038]第一连接器410可被设置在第一半导体芯片100的第五表面109上。第一连接器410可以是微型凸块。第二连接器420可被设置在第二半导体芯片200的第三表面209上。第二连接器420可以是微型凸块。第二连接器420可分别与第一区域102上的第一连接器410组合，彼此组合的第一连接器410和第二连接器420可构成将第二半导体芯片200电连接和物理连接到第一半导体芯片100的第一联接结构402。各个第一连接器410可通过导电互连器490与任一个第二连接器420电组合和物理组合。第一连接器410和第二连接器420可彼此组合以提供凸块连接结构。因此，具有凸块连接结构的第一联接结构402可减小第一半导体芯片100与第二半导体芯片200之间的电通路的长度。由于第二半导体芯片200被设置为与第一半导体芯片100交叠，所以第一半导体芯片100与第二半导体芯片200之间的电连接通路可被实现为较短。因此，第一半导体芯片100与第二半导体芯片200之间的信号传输速度可变得更快，第一半导体芯片100与第二半导体芯片200之间的数据传输速率也可增大。
[0039]第一半导体芯片100的第二区域103上的第一连接器410可分别与中介层300的第三连接器430组合。第三连接器430可被设置在中介层300的第一表面309上并且可与第一半导体芯片100的第二区域103上的第一连接器410组合。第三连接器430可以是诸如微型凸块的导电连接构件。第三连接器430以及与第三连接器430组合的第一连接器410可构成将中介层300电连接和物理连接到第一半导体芯片100的第二联接结构403。各个第三连接器430可通过导电互连器490与任一个第一连接器410电组合和物理组合。第三连接器430和第一连接器410可彼此组合以提供凸块连接结构。因此，具有凸块连接结构的第二联接结构403可减小第一半导体芯片100与中介层300之间的电通路的长度。由于中介层300被设置为与第一半导体芯片100交叠，所以第一半导体芯片100与中介层300之间的电连接通路可被实现为较短。因此，第一半导体芯片100与中介层300之间的信号传输速度可变得更快，第一半导体芯片100与中介层300之间的数据传输速率也可增大。
[0040]第一连接器410、第二连接器420和第三连接器430中的每一个可具有几微米至几十微米的尺寸。例如，第一连接器410、第二连接器420和第三连接器430中的每一个可具有小于100微米的直径。第一连接器410、第二连接器420和第三连接器430可被排列为具有约10微米至约100微米的第一间距Pl。
[0041]中介层300可被设置为与第一半导体芯片100交叠以使得中介层300的第一表面309面向第一半导体芯片100的第五表面109。中介层300可包括从第二联接结构403延伸的第二内部互连器310(即，内部互连器)。第二内部互连器310可从中介层300的第一表面309延伸到中介层300的与第一表面309相对的第二表面308。第二内部互连器310可以是基本上穿透中介层300的主体的通孔(例如，硅通孔(TSV))。中介层300可包括利用硅基板制造的硅中介层。由于第二内部互连器310包括通孔，所以半导体封装10的电信号通路的长度可减小。
[0042]半导体封装10还可包括围绕第一联接结构402的侧壁和第二联接结构403的侧壁的底部填充层510。介电层550可填充第二半导体芯片200与中介层300之间的间隙。介电层550和底部填充层510可构成第一保护层500。例如，介电层550可以是包含环氧组分(例如，环氧模制复合物(EMC)材料)的环氧树脂层，或者可以是包含橡胶组分(例如，聚合物材料或硅橡胶材料)的层。介电层550可被设置为暴露中介层300的与第一半导体芯片100相对的第二表面308以及第二半导体芯片200的与第一半导体芯片100相对的第四表面208。在一些实施方式中，底部填充层510和介电层550可由相同的材料组成。例如，包括底部填充层510和介电层550的第一保护层500可由EMC材料组成。
[0043]外部互连器600可被设置在中介层300的第二表面308和第二半导体芯片200的第四表面208上。外部互连器600可包括设置在中介层300的第二表面308和第二半导体芯片200的第四表面208上的多条再分配线。一些再分配线可延伸到介电层550的表面上。各个外部互连器600可与至少一个第二内部互连器310组合以电连接到第一半导体芯片100。外部互连器600还可通过第一半导体芯片100电连接到第二半导体芯片200。绝缘层630可被设置在中介层300的第二表面308与外部互连器600之间以将外部互连器600相对于中介层300电绝缘。绝缘层630还可被设置在第二半导体芯片200的第四表面208与外部互连器600之间以将外部互连器600相对于第二半导体芯片200电绝缘。外部互连器600的端部可穿透绝缘层630以接触第二内部互连器310。绝缘层630可延伸以覆盖介于第二半导体芯片200与中介层300之间的介电层550的表面。绝缘层630可以是介电层。
[0044]各个外部互连器600可包括第一外部连接器700可附接到的至少一个外部接触部分600A。第一外部连接器700可与外部电子系统、外部PCB或外部模块板组合或连接。各个外部互连器600还可包括与充当电路互连线的轨迹图案对应的外部延伸600B。即，外部延伸600B可从外部延伸600B延伸以将外部延伸600B电连接到任一个第二内部互连器310。一些外部互连器600可延伸到第二半导体芯片200的第四表面208上，或者外部互连器600可包括设置在第二半导体芯片200的第四表面208上的一些图案。一些外部互连器600可延伸到介电层550的表面上，或者外部互连器600可包括设置在介电层550的表面上的一些图案。半导体封装10还可包括设置在绝缘层630上以覆盖外部互连器600的第二保护层650。第二保护层650可具有暴露外部接触部分600A的开口窗口 651并且可覆盖外部延伸600B。第二保护层650可包括介质材料，例如阻焊材料。如上所述，第一外部连接器700可附接到外部接触部分600A并且可电连接到外部电子系统或外部基板。第一外部连接器700可被排列为具有第二间距P2，该第二间距P2大于第一连接器410、第二连接器420或第三连接器430的第一间距Pl。例如，第二间距P2可在约40微米至约400微米的范围内。各个第一外部连接器700可以是宽度大于第一连接器410、第二连接器420和第三连接器430中的每一个的宽度的凸块或焊球。
[0045]图3是示出根据实施方式的半导体封装30的示例的表示的横截面图。图4是示出根据实施方式的半导体封装中所采用的互连结构的示例的表示的横截面图，图5是示出根据实施方式的半导体封装的互连结构的示例的表示的平面图。在图3、图4和图5中，与图1和图2中所使用的相同标号表示相同的元件。
[0046]参照图3，半导体封装30可包括具有第五表面109的第一半导体芯片100，第一连接器410设置在该第五表面109上。第一半导体芯片100可包括第一区域102和第二区域103。第一连接器410可被分成多个组。例如，第一连接器410可包括设置在第一半导体芯片100的第二区域103的一部分上的第一组第一连接器410A、设置在第一半导体芯片100的第一区域102的一部分上的第二组第一连接器410B、设置在第一半导体芯片100的第一区域102的另一部分上的第三组第一连接器410C以及设置在第一半导体芯片100的第二区域103的另一部分上的第四组第一连接器410D。
[0047]设置在中介层300的第一表面309上的一些第三连接器430(例如，设置在第一中介层300A的第一表面309上的第一组第三连接器430A)可通过导电互连器490与第一组第一连接器410A组合。第一组第三连接器430A、与第一组第三连接器430A组合的第一组第一连接器410A以及介于第一组第三连接器430A与第一组第一连接器410A之间的导电互连器490可构成将第一中介层300A电连接到第一半导体芯片100的第一组第二联接结构403A。
[0048]设置在第二半导体芯片200的第三表面209上的一些第二连接器420(例如，第一组第二连接器420B)可通过导电互连器490与第二组第一连接器410B组合。第一组第二连接器420B、与第一组第二连接器420B组合的第二组第一连接器410B以及介于第一组第二连接器420B与第二组第一连接器410B之间的导电互连器490可构成将第二半导体芯片200电连接到第一半导体芯片100的第一组第一联接结构402B。
[0049]设置在第二半导体芯片200的第三表面209上的其它第二连接器420(例如，第二组第二连接器420C)可通过导电互连器490与第三组第一连接器410C组合。第二组第二连接器420C、与第二组第二连接器420C组合的第三组第一连接器410C以及介于第二组第二连接器420C与第三组第一连接器410C之间的导电互连器490可构成将第二半导体芯片200电连接到第一半导体芯片100的第二组第一联接结构402C。
[0050]设置在中介层300的第一表面309上的其它第三连接器430(例如，设置在第二中介层300B的第一表面309上的第二组第三连接器430B)可通过导电互连器490与第四组第一连接器410D组合。第二组第三连接器430B、与第二组第三连接器430B组合的第四组第一连接器410D以及介于第二组第三连接器430B与第四组第一连接器410D之间的导电互连器490可构成将第二中介层300B电连接到第一半导体芯片100的第二组第二联接结构403B。
[0051 ] 包括第二组第三连接器430B、第四组第一连接器410D和导电互连器490的第二组第二联接结构403B可提供将第一半导体芯片100电连接到第二中介层300B的第二内部互连器310的第一电通路145。第一电通路145还可通过第二中介层300B的第二内部互连器310将第一半导体芯片100电连接到外部互连器600。由于第一电通路145直接将第一半导体芯片100连接到第二中介层300B并且将第一半导体芯片100电连接到设置在第二中介层300B的第二表面308上的外部互连器600，所以第一半导体芯片100与外部互连器600之间的电通路或信号通路的长度可减小。因此，第一半导体芯片100与连接到外部互连器600的外部电子系统(或外部基板)之间的信号传输速度可变得更快，并且第一半导体芯片100与外部电子系统(或外部基板)之间的数据传输速率也可增大。
[0052]包括第二组第二连接器420C、第三组第一连接器410C和导电互连器490的第二组第一联接结构402C可提供将第一半导体芯片100电连接到第二半导体芯片200的第三电通路143。第三电通路143可直接将第一半导体芯片100连接到第二半导体芯片200，而无需任何额外的互连线。因此，第一半导体芯片100与第二半导体芯片200之间的电通路或信号通路的长度可减小。结果，第一半导体芯片100与第二半导体芯片200之间的信号传输速度可变得更快，并且第一半导体芯片100与第二半导体芯片200之间的数据传输速率也可增大。
[0053]包括第一组第三连接器430A、第一组第一连接器410A和导电互连器490的第一组第二联接结构403A可通过第一半导体芯片100电连接到包括第一组第二连接器420B、第二组第一连接器410B和导电互连器490的第一组第一联接结构402B。即，第一组第二联接结构403A和第一组第一联接结构402B可提供通过第一半导体芯片100和第一中介层300A将第二半导体芯片200电连接到一些外部互连器600的第二电通路142。第一内部互连器141可被设置在第一半导体芯片100的第五表面109上以将第一组第二联接结构403A电连接到第一组第一联接结构402B。如图4和图5所示，各个第一内部互连器141可包括设置在第一半导体芯片100的第五表面109上的第一内部接触部分14IA、设置在第一半导体芯片100的第五表面109上的第二内部接触部分141B以及将第一内部接触部分141A连接到第二内部接触部分141B的内部延伸141C。任一个第一组第一连接器410A可与第一内部接触部分141A组合，任一个第二组第一连接器410B可与第二内部接触部分141B组合。因此，第一内部互连器141可将第一组第二联接结构403A连接到第一组第一联接结构402B。
[0054]图6是示出根据实施方式的半导体封装的外部连接结构的示例的表示的横截面图。在图6中，与图1和图2中所使用的相同的标号表示相同的元件。
[0055]参照图6，设置在中介层300的第二表面308上的外部互连器600可延伸到半导体芯片200的与中介层300相邻的第四表面208上。半导体芯片200和中介层300可并排地设置在第一半导体芯片100上，与中介层300中的第二内部互连器310的端部组合的外部互连器600可以是延伸到半导体芯片200的第四表面208上的轨迹图案。介电层550可填充半导体芯片200与中介层300之间的间隙并且可暴露半导体芯片200的第四表面208和中介层300的第二表面308。外部互连器600可延伸到介电层550的表面551上。半导体芯片200的第四表面208可基本上与中介层300的第二表面308共面，介电层550的表面551也可基本上与半导体芯片200的第四表面208和中介层300的第二表面308共面。因此，由介电层550的表面551、半导体芯片200的第四表面208和中介层300的第二表面308提供的完整表面可基本上平坦，没有不平坦的轮廓。结果，外部互连器600可被设置为具有精细尺寸。即，介电层550、半导体芯片200和中介层300可提供包括介电层550的表面551、半导体芯片200的第四表面208和中介层300的第二表面308的基本上平坦的表面或平坦表面。因此，设置在平坦表面551、208和308上的外部互连器600可被形成为具有小于第二间距P2的精细间距。这是因为在形成外部互连器600的光刻工艺期间抑制了由于不平坦的表面轮廓引起的图案变形或图案扭曲。绝缘层630可被设置在第二半导体芯片200的第四表面208与外部互连器600之间以将外部互连器600相对于第二半导体芯片200电绝缘。
[0056]图7是示出根据实施方式的半导体封装70的示例的表示的横截面图。在图7中，与图1和图2中所使用的相同标号表示相同的元件。
[0057]参照图7，半导体封装70可包括第一半导体芯片100、层叠在第一半导体芯片100上的第二半导体芯片200以及层叠在第一半导体芯片100上的中介层300。半导体封装70还可包括设置在第一半导体芯片100的第六表面108上的散热器850。第一半导体芯片100可以是包括应用处理器、微处理器、控制器等的SoC。因此，在第一半导体芯片100执行各种逻辑运算时第一半导体芯片100可生成大量热。散热器850可附接到第一半导体芯片100的第六表面108以将从第一半导体芯片100生成的热辐射。为了改进半导体封装70的热辐射效率，可在散热器850与第一半导体芯片100的第六表面108之间设置热界面材料层(未示出)。
[0058]图8是示出根据实施方式的半导体封装80的示例的表示的横截面图。在图8中，与图1至图7中所使用的相同标号表示相同的元件。
[0059]参照图8，半导体封装80可包括第一半导体芯片100、层叠在第一半导体芯片100上的第二半导体芯片200以及层叠在第一半导体芯片100上的中介层300。半导体封装80还可包括将第一半导体芯片100和第二半导体芯片200电连接到外部电子系统或外部基板的外部互连器600。半导体封装80还可包括封装基板810，该封装基板810具有电连接到附接到外部互连器600的第一外部连接器700的第二外部连接器870。封装基板810可包括将第一外部连接器700电连接到第二外部连接器870的第三内部互连器811。第三内部互连器811可由多层互连结构以及设置在其中的过孔连接结构组成。封装基板810可以是PCB。第二外部连接器870可被排列成具有比第一外部连接器700的间距大的间距，或者可被设置为具有比第一外部连接器700的宽度大的宽度。第二外部连接器870可以是焊球。
[0000]第一半导体芯片100、第二半导体芯片200和中介层300可层叠在封装基板810上。第三保护层830可被设置在封装基板810的表面上以覆盖安装在封装基板810上的第一半导体芯片100的侧壁、第二半导体芯片200的侧壁和中介层300的侧壁。第三保护层830可填充第一外部连接器700之间的间隙。第三保护层830可包括诸如EMC材料或树脂材料的绝缘材料。
[0061]半导体封装80还可包括设置在第一半导体芯片100的第六表面108上的散热器850。散热器850可延伸以覆盖第三保护层830的与第一半导体芯片100的第六表面108相邻的表面。第一半导体芯片100可以是包括应用处理器、微处理器、控制器等的SoC。因此，在第一半导体芯片100执行各种逻辑运算时第一半导体芯片100可生成大量热。散热器850可附接到第一半导体芯片100的第六表面108以将从第一半导体芯片100生成的热辐射。为了改进半导体封装80的热辐射效率，可在散热器850与第一半导体芯片100的第六表面108之间设置热界面材料层(未示出)。
[0062]图9是示出根据实施方式的半导体封装中所采用的第二半导体芯片200的示例的表示的横截面图。
[0063]参照图3和图9，安装在第一半导体芯片100上的第二半导体芯片200可包括被第四保护层259包封的半导体晶片250。半导体晶片250可包括在硅晶圆或半导体基板上实现的集成电路。半导体晶片250可以是诸如DRAM装置的存储器装置。第二半导体芯片200可按照被围绕半导体晶片250的第四保护层259包封的单个封装形式来提供，第二连接器420可附接到第二半导体芯片200的第三表面209。
[0064]第二半导体芯片200可由单个半导体晶片250组成。另选地，第二半导体芯片200可包括多个半导体晶片250以增加第二半导体芯片200的存储器容量。例如，半导体晶片250可被配置为包括垂直地层叠的第一半导体晶片至第四半导体晶片251、253、255和257。第一半导体晶片至第四半导体晶片251、253、255和257可具有相同的形式和相同的功能或者基本上相同的形式和相同的功能。
[0065]第四保护层259可被设置为覆盖第一半导体晶片至第四半导体晶片251、253、255和257的层叠结构的侧壁并且暴露与第一半导体晶片至第四半导体晶片251、253、255和257中的最下侧晶片对应的第四半导体晶片257的底表面。所暴露的第四半导体晶片257的底表面可对应于第二半导体芯片200的第四表面208。第四保护层259可包括EMC材料或硅树脂材料。第四保护层259可利用模制工艺来形成。在第四半导体晶片257的底表面(S卩，第四表面208)暴露的情况下，从半导体晶片250生成的热可被容易地辐射到外部。第四半导体晶片257的厚度可大于其它半导体晶片251、253和255的厚度以便保护底表面被暴露的第四半导体晶片257免受外部环境的应力影响。第一半导体晶片至第三半导体晶片251、253和255可具有基本上相同的厚度，第一半导体晶片至第三半导体晶片251、253和255中的每一个可比第四半导体晶片257薄。结果，第二半导体芯片200的总厚度可减小。
[0066]在构成半导体晶片250的第一半导体晶片至第四半导体晶片251、253、255和257中可设置包括第四内部互连器261(例如，TSV)的互连结构。在第一半导体晶片至第四半导体晶片251、253、255和257中可设置第五内部互连器263以将第四内部互连器261电连接到设置在第一半导体晶片至第四半导体晶片251、253、255和257的表面上的第三内部接触部分265以充当着陆焊盘(landing pads)。导电连接器264可被设置在第一半导体晶片至第四半导体晶片251、253、255和257之间以将第一半导体晶片至第四半导体晶片251、253、255和257彼此电连接和机械连接。导电连接器264可以是微型凸块。连接焊盘(未示出)可另外设置在第四内部互连器261的端部并且可与导电连接器264组合。没有半导体晶片层叠在第一半导体晶片至第四半导体晶片251、253、255和257当中的与最下侧的半导体晶片对应的第四半导体晶片257的底表面上。因此，在第四半导体晶片257中可不设置诸如TSV的第四内部互连器261。
[0067]半导体晶片250可层置在基底晶片270的底表面上。基底晶片270可电连接到半导体晶片250并且可被设置为包括用于第一半导体芯片100与第二半导体芯片200(或半导体晶片250)之间的数据通信(或信号传输)的第一接口 210。第一接口 210可被配置为提供物理层(PHY区域)的功能。基底晶片270可具有测试功能、用于修复半导体晶片250的损坏的存储器单元的修复功能以及用于PHY区域和I/O焊盘的再分配的功能。
[0068]基底晶片270可通过TSV连接到半导体晶片250。例如，基底晶片270可包括第六内部互连器271(例如，TSV)，第六内部互连器271通过第五内部互连器263和导电连接器264电连接到半导体晶片250的第四内部互连器261。第六内部互连器271可按照点对点方式分别连接到第一半导体晶片251中的第五内部互连器263。另外，第一半导体晶片251中的第五内部互连器263还可按照点对点方式分别连接到第一半导体晶片251中的第四内部互连器261。例如，第六内部互连器271可被设置在基底晶片270的中心部分中，基底晶片270的中心部分与半导体晶片250的设置有第四内部互连器261和第五内部互连器263的中心部分交置。
[0069]基底晶片270还可包括第七内部互连器279和第八内部互连器277，第七内部互连器279和第八内部互连器277将第六内部互连器271电连接到设置在第二半导体芯片200的第三表面209上的第二连接器420。第八内部互连器277可被设置在基底晶片270中以将基底晶片270的中心部分中的一些第四内部互连器261连接到设置在基底晶片270的边缘(S卩，第二半导体芯片200的边缘)上的第二组第二连接器420C。第八内部互连器277可构成第二接口 272的PHY区域。第二接口 272的PHY区域可被设置为面向第一半导体芯片100。因此，第二接口 272可仅通过第二组第二连接器420C连接到第一半导体芯片100。结果，可使第二接口272的PHY区域与第一半导体芯片100之间的互连线的长度最小化。
[0070]第七内部互连器279可被设置在基底晶片270中以将基底晶片270的中心部分中的一些第四内部互连器261连接到设置在基底晶片270的另一边缘(S卩，第二半导体芯片200的另一边缘)上的第一组第二连接器420B。第七内部互连器279和第一组第二连接器420B可构成将半导体晶片250电连接到第一中介层(图3的300A)的直接接入区域。直接接入区域可被设置为提供中介层300与第二半导体芯片200之间的直接接入通路，而无需第一半导体芯片100的插入。在测试第二半导体芯片200的同时，中介层300与第二半导体芯片200之间的这种直接接入通路可用作信号通路。
[0071]包括垂直地层叠的基底晶片270和半导体晶片250的第二半导体芯片200可按照HBM芯片的形式提供。
[0072]图10至图17是示出根据实施方式的半导体封装的制造方法的示例的表示的横截面图。
[0073]参照图10，提供包括第一半导体芯片2100的半导体晶圆2100W。第一半导体芯片2100可通过在半导体装置的制造中所使用的各种工艺来形成。各个第一半导体芯片2100可对应于参照图1至图3所描述的第一半导体芯片100。第一半导体芯片2100可被形成为通过划道2100S彼此间隔开。即，划道2100S可被限定为第一半导体芯片2100之间的分界区域或边界区域。
[0074]第一连接器2410可形成在第一半导体芯片2100的第五表面2109上。形成在各个第一半导体芯片2100上的第一连接器2410可包括设置在第一半导体芯片2100的第二区域2103(与图3的第二区域103对应)的一部分上的第一组第一连接器(图3的410A)、设置在第一半导体芯片2100的第一区域2102(与图3的第一区域102对应)的一部分上的第二组第一连接器(图3的410B)、设置在第一半导体芯片2100的第一区域2102的另一部分上的第三组第一连接器(图3的410C)以及设置在第一半导体芯片2100的第二区域2103的另一部分上的第四组第一连接器(图3的410D)。第一连接器2410可由微型凸块形成。
[0075]如参照图3所述，第一组第二联接结构(图3的403A)可通过第一内部互连器(图3和图4的141)连接到第一组第一联接结构(图3的402B)。因此，与第一内部互连器(图3和图4的141)对应的互连线可形成在各个第一半导体芯片2100的第五表面2109上以将第一组第二联接结构(图3的403A)电连接到第一组第一联接结构(图3的402B)。
[0076]图11示出设置第二半导体芯片2200T的步骤的示例的表示。
[0077]参照图11，可将第二半导体芯片2200T安装在半导体晶圆2100W上。可引入各个第二半导体芯片2200T以提供与参照图1和图3所描述的第二半导体芯片200对应的半导体芯片。第二半导体芯片2200T可被设置为具有比第二半导体芯片200的厚度大的厚度Tl。在将第二半导体芯片2200T安装在半导体晶圆2100W上之前，可在各个第二半导体芯片2200T的第三表面2209上形成第二连接器2420。在将第二半导体芯片2200T安装在半导体晶圆2100W上的同时，第二连接器2420可利用导电互连器2490与一些第一连接器2410组合。
[0078]各个第二半导体芯片2200T的一些第二连接器2420可包括参照图3所描述的第一组第二连接器(图3的420B)并且可与第二组第一连接器(图3的410B)组合以构成与一些第一联接结构2402对应的第一组第一联接结构(图3的402B)。另外，各个第二半导体芯片2200T的其它第二连接器2420可包括参照图3所描述的第二组第二连接器(图3的420C)并且可与第三组第一连接器(图3的410C)组合以构成与其它第一联接结构2402对应的第二组第一联接结构(图3的402C)。底部填充层2510可被引入第一半导体芯片2100与第二半导体芯片2200T之间的间隙中。
[°079 ]图12示出设置中介层2300的步骤的示例的表示。
[0080]参照图12，可将中介层2300安装在半导体晶圆2100W上，使得中介层2300和第二半导体芯片2200T并排设置。如参照图1和图3所描述的，中介层2300可按照中介层基板的形式来提供。中介层2300可具有比图3所示的中介层300的厚度大的厚度T2。在一些实施方式中，中介层2300的厚度T2可等于第二半导体芯片2200T的厚度Tl。另选地，中介层2300的厚度T2可不同于第二半导体芯片2200T的厚度Tl。
[0081 ]在将中介层2300安装在半导体晶圆2100W上之前，可在各个中介层2300的第一表面2309上形成第三连接器2430。在中介层2300被安装在半导体晶圆2100W上的同时，第三连接器2430可与一些第一连接器2410组合。
[0082]一些第三连接器2430可对应于参照图3所描述的第二组第三连接器430B并且可通过导电互连器2490与第四组第一连接器(图3的410D)组合以构成与一些第二联接结构2403对应的第二组第二联接结构(图3的403B)。
[0083]其它第三连接器2430可对应于参照图3所描述的第一组第三连接器430A并且可通过导电互连器2490与第一组第一连接器(图3的410A)组合以构成与其它第二联接结构2403对应的第一组第二联接结构(图3的403A)。
[0084]各个中介层2300可包括从第一表面2430上的第三连接器2430延伸到中介层2300的主体中的第二内部互连器2310。与第三连接器2430相对的第二内部互连器2310的端部2310E可被埋入中介层2300的主体中，而没有穿透中介层2300。第二内部互连器2310可以是TSV0
[0085]图13示出形成介电层2500T的步骤的示例的表示。
[0086]参照图13，可在半导体晶圆2100W上形成介电层2500T以覆盖第二半导体芯片2200T和中介层2300。介电层2500T可被形成为填充第二半导体芯片2200T与中介层2300之间的间隙。介电层2500T可利用模制工艺由EMC材料形成。
[0087]图14示出减小第二半导体芯片2200T和中介层2300的厚度的步骤的示例的表示。
[0088]参照图14，可减小第二半导体芯片2200T和中介层2300的厚度以暴露第二内部互连器2310的端部2310E。具体地讲，可利用诸如凹进工艺、抛光工艺或回蚀工艺的平坦化工艺对介电层2500T进行蚀刻以暴露第二半导体芯片2200T和中介层2300，还可利用平坦化工艺对所暴露的第二半导体芯片2200T和所暴露的中介层2300进行蚀刻，直至第二内部互连器2310的端部2310E暴露为止。结果，第二半导体芯片2200T和中介层2300可被平坦化以具有小于初始厚度Tl和T2的厚度。即使第二半导体芯片2200T的初始厚度Tl不同于中介层2300的初始厚度T2，平坦化的第二半导体芯片2200T的厚度可基本上等于平坦化的中介层2300的厚度。因此，平坦化的第二半导体芯片2200T的与半导体晶圆2100W相对的表面可基本上与平坦化的中介层2300的与半导体晶圆2100W相对的表面共面。
[0089]图15示出形成外部互连器2600的步骤的示例的表示。
[0090]参照图15，可在平坦化的第二半导体芯片2200T的表面、平坦化的中介层2300的表面和平坦化的介电层2500的表面上形成外部互连器2600。外部互连器2600可用作再分配线。可通过沉积导电层并且通过将导电层图案化来形成外部互连器2600。外部互连器2600可被形成为具有轨迹图案形状。平坦化的第二半导体芯片2200T的表面、平坦化的中介层2300的表面和平坦化的介电层2500的表面可提供整体平坦的表面，而没有不平坦的表面轮廓。因此，外部互连器2600可被形成为具有精细尺寸。即，外部互连器2600可被形成为具有精细间距并且可用作高度集成的电路图案。
[0091]图16示出形成第一外部连接器2700的步骤的示例的表示。
[0092]参照图16，可在平坦化的第二半导体芯片2200T的表面、平坦化的中介层2300的表面和平坦化的介电层2500的表面上形成第二保护层2650。第二保护层2650可被形成为暴露外部互连器2600的外部接触部分。第二保护层2650可被形成为包括阻焊层。第一外部连接器2700可形成在所暴露的外部互连器2600的接触部分上。
[0093]图17示出形成单独的半导体封装的步骤的示例的表示。
[0094]参照图17，可利用沿着划道2100S执行的晶片切割工艺将晶圆2100W分离成多个半导体封装。各个半导体封装可对应于参照图1和图3描述的半导体封装10和30中的任一个。
[0095]如参照图10至图17所述，可利用晶圆级封装技术来制造半导体封装以提供SIP。
[0096]图18是示出包括根据一些实施方式的封装中的至少一个的电子系统8710的示例的表示的框图。电子系统8710可包括控制器8711、输入/输出装置8712和存储器8713。根据实施方式的封装可被实现为包括控制器8711和存储器8713。控制器8711、输入/输出装置8712和存储器8713可通过提供数据移动的通路的总线8715来彼此联接。
[0097]在实施方式中，控制器8711可包括一个或更多个微处理器、数字信号处理器、微控制器和/或能够执行与这些组件相同的功能的逻辑装置。控制器8711或存储器8713可包括根据本公开的实施方式的一个或更多个半导体封装。输入/输出装置8712可包括从键区、键盘、显示装置、触摸屏等当中选择出的至少一个。存储器8713是用于存储数据的装置。存储器8713可存储要由控制器8711等执行的数据和/或命令。
[0098]存储器8713可包括诸如DRAM的易失性存储器装置和/或诸如闪存的非易失性存储器装置。例如，闪存可被安装到诸如移动终端或台式计算机的信息处理系统。闪存可构成固态盘(SSD)。在此示例中，电子系统8710可在闪存系统中稳定地存储大量数据。
[0099]电子系统8710还可包括接口8714，接口 8714被配置为向通信网络发送数据以及从通信网络接收数据。接口 8714可以是有线型或无线型。例如，接口 8714可包括天线或者有线或无线收发器。
[0100]电子系统8710可被实现为移动系统、个人计算机、工业计算机或者执行各种功能的逻辑系统。例如，移动系统可以是个人数字助理(PDA)、便携式计算机、平板计算机、移动电话、智能电话、无线电话、膝上型计算机、存储卡、数字音乐系统和信息发送/接收系统中的任一个。
[0101]如果电子系统8710是能够执行无线通信的设备，则电子系统8710可用在诸如CDMA(码分多址)、GSM(全球移动通信系统)、NADC(北美数字蜂窝)、E-TDMA(增强时分多址)、TCDAM(宽带码分多址)XDMA2000、LTE(长期演进)和Wibro(无线宽带互联网)的通信系统中。
[0102]为了例示性目的公开了本公开的实施方式。本领域技术人员将理解，在不脱离本公开和附图的范围和精神的情况下，可进行各种修改、添加和替代。
[0103]相关申请的交叉引用
[0104]本申请要求2015年4月13日提交于韩国知识产权局的韩国申请N0.10-2015-0052037的优先权，其整体以引用方式并入本文。
【主权项】
1.一种半导体封装，该半导体封装包括: 第一半导体芯片； 第二半导体芯片，该第二半导体芯片被设置为与所述第一半导体芯片的一部分交叠并且通过第一联接结构连接到所述第一半导体芯片； 中介层，该中介层被设置为与所述第一半导体芯片的另一部分交叠并且通过第二联接结构连接到所述第一半导体芯片，其中，所述中介层的第一表面面向所述第一半导体芯片，并且所述中介层包括从所述第一表面上的所述第二联接结构延伸到所述中介层的与所述第一表面相对的第二表面的内部互连器；以及 外部互连器，所述外部互连器被设置在所述中介层的所述第二表面上并且连接到所述内部互连器。2.根据权利要求1所述的半导体封装，其中，所述外部互连器中的至少一个延伸到所述第二半导体芯片的第一表面上，所述第二半导体芯片的所述第一表面与所述第二半导体芯片的面向所述第一半导体芯片的第二表面相对。3.根据权利要求2所述的半导体封装，其中，所述中介层和所述第二半导体芯片被并排设置在所述第一半导体芯片上。4.根据权利要求3所述的半导体封装，该半导体封装还包括介电层，该介电层被配置为填充所述中介层与所述第二半导体芯片之间的间隙并且暴露所述中介层的所述第二表面和所述第二半导体芯片的所述第一表面。5.根据权利要求4所述的半导体封装，其中，所述外部互连器中的至少一个延伸到所述介电层的与所述中介层的所述第二表面相邻的表面上。6.根据权利要求4所述的半导体封装，其中，所述中介层的所述第二表面基本上与所述第二半导体芯片的所述第一表面共面。7.根据权利要求4所述的半导体封装， 其中，所述介电层的表面基本上与所述中介层的所述第二表面和所述第二半导体芯片的所述第一表面共面;并且 其中，所述介电层的所述表面将所述中介层的所述第二表面连接到所述第二半导体芯片的所述第一表面。8.根据权利要求1所述的半导体封装，其中，一些所述第二联接结构和一些所述内部互连器提供将所述第一半导体芯片电连接到一些所述外部互连器的第一电通路。9.根据权利要求8所述的半导体封装，其中，其它所述第二联接结构、其它所述内部互连器和一些所述第一联接结构提供通过所述第一半导体芯片将所述第二半导体芯片电连接到一些所述外部互连器的第二电通路。10.根据权利要求9所述的半导体封装，该半导体封装还包括将其它所述第二联接结构电连接到一些所述第一联接结构的第一内部互连器。11.根据权利要求9所述的半导体封装，其中，各个所述内部互连器包括基本上穿透所述中介层的娃通孔TSV。12.根据权利要求9所述的半导体封装，其中，其它所述第一联接结构提供将所述第二半导体芯片电连接到所述第一半导体芯片的第三电通路。13.根据权利要求1所述的半导体封装， 其中，所述第二半导体芯片与所述第一半导体芯片的中心部分交叠;并且 其中，所述中介层包括第一中介层和第二中介层，所述第一中介层和所述第二中介层分别与所述第一半导体芯片的两个边缘交叠。14.根据权利要求1所述的半导体封装，该半导体封装还包括设置在所述第一半导体芯片的第一表面上的散热器，所述第一半导体芯片的所述第一表面与所述第一半导体芯片的面向所述第二半导体芯片的第二表面相对， 其中，所述第一半导体芯片的所述第二表面面向所述第二半导体芯片和所述中介层。15.根据权利要求1所述的半导体封装，该半导体封装还包括分别附接到所述外部互连器的第一外部连接器。16.根据权利要求15所述的半导体封装，该半导体封装还包括: 封装基板，该封装基板具有被配置用于电连接到所述第一外部连接器的第二外部连接器；以及 保护层，该保护层被配置为覆盖安装在所述封装基板上的所述第一半导体芯片和所述第二半导体芯片。17.根据权利要求1所述的半导体封装，其中，所述第二半导体芯片包括层叠有具有硅通孔TSV的多个存储器芯片的高带宽存储器HBM芯片。18.根据权利要求1所述的半导体封装， 其中，所述第一联接结构包括: 第一组第一连接器，所述第一组第一连接器被设置在所述第一半导体芯片的表面上；以及 第二连接器，所述第二连接器被设置在所述第二半导体芯片的表面上并且分别与所述第一组第一连接器组合，并且 其中，所述第二联接结构包括: 第二组第一连接器，所述第二组第一连接器被设置在所述第一半导体芯片的表面上；以及 第三连接器，所述第三连接器被设置在所述中介层的表面上并且分别与所述第二组第一连接器组合。19.一种半导体封装，该半导体封装包括: 第一半导体芯片，该第一半导体芯片包括设置在所述第一半导体芯片的表面上的第一组第一连接器、第二组第一连接器、第三组第一连接器和第四组第一连接器并且包括被配置用于将所述第一组第一连接器连接到所述第二组第一连接器的第一内部互连器； 第二半导体芯片，该第二半导体芯片与所述第一半导体芯片的一部分交叠并且包括设置在所述第二半导体芯片的表面上的第一组第二连接器和第二组第二连接器，其中，所述第一组第二连接器分别与所述第二组第一连接器组合，所述第二组第二连接器分别与所述第三组第一连接器组合； 中介层，该中介层与所述第一半导体芯片的另一部分交叠并且包括分别与所述第一组第一连接器组合的第一组第三连接器以及分别与所述第四组第一连接器组合的第二组第三连接器，其中，所述第一组第三连接器和所述第二组第三连接器被设置在所述中介层的第一表面上，并且所述中介层包括从所述第三连接器延伸到所述中介层的与所述第一表面相对的第二表面的内部互连器；以及 外部互连器，所述外部互连器被设置在所述中介层的所述第二表面上并且连接到所述内部互连器。20.一种半导体封装，该半导体封装包括: 第一半导体芯片； 第二半导体芯片，该第二半导体芯片被设置为电连接到所述第一半导体芯片的一部分； 中介层，该中介层包括电连接到所述第一半导体芯片的另一部分的内部互连器； 介电层，该介电层被配置为填充所述第二半导体芯片与所述中介层之间的间隙并且暴露所述第二半导体芯片的与所述第一半导体芯片相对的表面以及所述中介层的与所述第一半导体芯片相对的表面；以及 外部互连器，所述外部互连器被设置在所述第二半导体芯片的与所述第一半导体芯片相对的表面和所述中介层的与所述第一半导体芯片相对的表面上并且被设置在所述介电层的表面上， 其中，所述外部互连器连接到所述内部互连器。
【文档编号】H01L23/532GK106057788SQ201610009648
【公开日】2016年10月26日
【申请日】2016年1月8日 公开号201610009648.4, CN 106057788 A, CN 106057788A, CN 201610009648, CN-A-106057788, CN106057788 A, CN106057788A, CN201610009648, CN201610009648.4
【发明人】金钟薰
【申请人】爱思开海力士有限公司