具有气隙的半导体器件及其制造方法

具有气隙的半导体器件及其制造方法
【专利摘要】本发明提供一种制造半导体器件的方法包括以下步骤：在衬底之上形成多个位线结构；在位线结构之上形成彼此之间插入有覆盖层的多层间隔件层；通过选择性刻蚀间隔件层来暴露出衬底的表面；通过选择性刻蚀覆盖层来形成气隙和用于覆盖气隙的上部的覆盖间隔件；以及在位线结构之间形成储存节点接触插塞。
【专利说明】具有气隙的半导体器件及其制造方法
[0001]相关申请的交叉引用
[0002]本申请要求2012年5月31日提出的韩国专利申请N0.10-2012-0058435的优先 权,其全部内容通过引用合并于此。
【技术领域】
[0003]本发明的示例性实施例涉及一种半导体器件，更具体而言涉及一种具有气隙的半 导体器件及其制造方法。
【背景技术】
[0004]一般而言，半导体器件包括多个第一导电层图案和多个第二导电层图案。每个第 二导电层图案形成在第一导电层图案之间，但在第一导电层图案和第二导电层图案之间绝 缘。第一导电层图案可以包括栅电极、位线和金属线。第二导电层图案可以包括接触插塞、 储存节点接触插塞、位线接触插塞和通孔(via)。
[0005]随着半导体器件高度集成，第一导电层图案与第二导电层图案之间的距离变得越 来越短。第一导电层图案与第二导电层图案之间的较窄的间隔可能会在第一导电层图案与 第二导电层图案之间产生寄生电容。具体地，由于位线与储存节点接触插塞之间的寄生电 容的增加，包括与储存节点接触插塞相邻的位线的动态随机存取存储(DRAM)器件可能会具 有缓慢的操作速率和劣化的刷新特征。
[0006]为了减小寄生电容，可以最小化第一导电层图案与第二导电层图案之间的面对的 面积，或要求保持导电层图案之间的距离。然而，由于半导体器件产品的尺寸缩减，在增加 导电层图案之间的距离方面存在限制。同样地，为了缩小面对的面积所提出的一种方式是 降低第一导电层图案或第二导电层图案的高度。然而，降低高度必然伴随导电层图案的电 阻增加。
[0007]因此，减小寄生电阻的一种最好方式是减小绝缘层的介电常数。一般而言，使用氧 化硅层和氮化硅层作为半导体器件的绝缘层。氧化硅层的介电常数(k)大约为4，且氮化硅 层的介电常数(k)大约为7。
[0008]由于氧化硅层和氮化硅层仍具有高介电常数，因此在减小寄生电容方面是有限制 的。近来，正在发展诸如氮化硅硼(SiBN)和氮化硅碳(SiCN)的一些具有较低介电常数的 层，但它们的介电常数接近6，仍不够低。

【发明内容】

[0009]本发明的一个实施例涉及一种半导体器件及其制造方法，所述半导体器件在位线 与储存节点接触插塞之间具有减小的寄生电容。
[0010]根据本发明的一个实施例，一种制造半导体器件的方法包括以下步骤:在衬底之 上形成多个位线结构；在位线结构之上形成彼此之间插入有覆盖层的多层间隔件层；通过 选择性刻蚀间隔件层来暴露出衬底的表面；通过选择性刻蚀覆盖层来形成气隙和用于覆盖气隙的上部的覆盖间隔件；以及在位线结构之间形成储存节点接触插塞。
[0011]根据本发明的另一个实施例，一种制造半导体器件的方法包括以下步骤:在衬底 之上形成多个位线结构；在位线结构之上形成彼此之间插入有覆盖层的多层间隔件层；通 过选择性刻蚀间隔件层来暴露出衬底的表面；通过选择性刻蚀覆盖层来形成气隙和用于覆 盖气隙的上部的覆盖间隔件；形成用于覆盖气隙的下部的气隙下覆盖层；以及在形成有气 隙下覆盖层的位线结构之间形成储存节点接触插塞。
[0012]根据本发明的另一个实施例，一种制造半导体器件的方法包括以下步骤:在衬底 之上形成多个位线结构；在位线结构之上形成覆盖层；在覆盖层之上形成间隔件层；通过 选择性刻蚀间隔件层和覆盖层来暴露出衬底的表面；通过选择性刻蚀覆盖层来形成气隙和 用于覆盖气隙的上部的覆盖间隔件；形成用于覆盖气隙的下部的气隙下覆盖层；以及在形 成有气隙下覆盖层的位线结构之间形成储存节点接触插塞。
[0013]根据本发明的另一个实施例，一种制造半导体器件的方法包括以下步骤:在衬底 之上形成多个位线结构；在位线结构之上形成第一间隔件层；在第一间隔件层之上形成覆 盖层和第二间隔件层；选择性刻蚀第二间隔件层和覆盖层；通过选择性刻蚀覆盖层来形成 气隙和用于覆盖气隙的上部的覆盖间隔件；形成用于覆盖气隙的下部的气隙下覆盖层；通 过选择性刻蚀气隙下覆盖层和第一间隔件层来暴露出衬底的表面；以及在位线结构之间形 成储存节点接触插塞。
[0014]根据本发明的另一个实施例，一种半导体器件包括:设置在衬底之上的多个位线 结构；位于位线结构之间的多个储存节点接触插塞；形成在位线结构与储存节点接触插塞 之间的气隙；覆盖间隔件，所述覆盖间隔件被配置成覆盖气隙的上部和位线结构的上部； 间隔件，所述间隔件被配置成覆盖位线结构和覆盖间隔件；以及气隙下覆盖层，所述气隙下 覆盖层被配置成覆盖间隔件的同时覆盖气隙的下部。
【专利附图】

【附图说明】
[0015]图1是说明根据本发明的一个实施例的半导体器件的截面图。
[0016]图2A至2F是说明制造根据本发明的一个实施例的半导体器件的方法的截面图。
[0017]图3是说明根据本发明的一个实施例的半导体器件的截面图。
[0018]图4A和4B是说明制造根据本发明的一个实施例的半导体器件的方法的截面图。
[0019]图5是说明根据本发明的一个实施例的半导体器件的截面图。
[0020]图6A和6B是说明制造根据本发明的一个实施例的半导体器件的方法的截面图。
[0021]图7是说明根据本发明的一个实施例的半导体器件的截面图。
[0022]图8A至8F是说明制造根据本发明的一个实施例的半导体器件的方法的截面图。
[0023]图9是说明根据本发明的一个实施例的半导体器件的截面图。
[0024]图1OA和IOB是说明根据制造本发明的一个实施例的半导体器件的方法的截面 图。
[0025]图11是说明根据本发明的一个实施例的半导体器件的截面图。
[0026]图12A和12B是说明制造根据本发明的一个实施例的半导体器件的方法的截面 图。
[0027]图13是说明根据本发明的一个实施例的半导体器件的截面图。[0028]图14A至14G是说明制造根据本发明的一个实施例的半导体器件的方法的截面 图。
【具体实施方式】
[0029]下面将参照附图更详细地描述本发明的示例性实施例。但是，本发明可以用不同 的方式实施，而不应解释为限定为本文所提供的实施例。确切地说，提供这些实施例是为了 使本说明书清楚且完整，并向本领域技术人员充分传达本发明的范围。在说明书中，相同的 附图标记在本发明的不同附图和实施例中表示相似的部分。
[0030]附图并非按比例绘制，在某些情况下，为了清楚地示出实施例的特征可能对比例 进行了夸大处理。当提及第一层在第二层“上”或在衬底“上”时，其不仅涉及第一层直接 形成在第二层上或在衬底上的情况，还涉及在第一层与第二层之间或在第一层与衬底之间 存在第三层的情况。
[0031]图1是说明根据本发明的一个实施例的半导体器件的截面图。
[0032]参照图1，在半导体衬底11之上形成有多个位线结构。每个位线结构中层叠有位 线14和硬掩模层图案15。位线14可以包括导电材料，例如多晶硅、金属、金属氮化物以及 金属硅化物。位线14可以由所述导电材料中的任一种导电材料组成，或位线14可以是层叠 有所述导电材料中的至少两种导电材料的层叠结构。位线14可以是沿着任一方向伸展的 线型。虽然在图中未示出，但是在半导体衬底11之上还可以形成下结构和层间电介质层。 下结构可以包括导电材料，例如多晶硅、金属、金属氮化物以及金属硅化物。层间电介质层 可以包括氧化硅和氮化硅。层间电介质层可以覆盖下结构，且下结构可以是穿通层间电介 质层的插塞。下结构可以在位线14的下方，且下结构可以暴露在位线14之间。例如，可以 在位线14的下方形成隔离层12和有源区13。而且，虽然在图中未示出，可以形成诸如掩埋 栅的栅结构。位线14可彼此之间以相同的间距规则地布置在半导体衬底11之上。
[0033]在多个位线14之间形成有储存节点接触插塞22。储存节点接触插塞22可以包括 导电材料，例如多晶硅、金属、金属氮化物以及金属硅化物。储存节点接触插塞22可由所述 导电材料中的任一种导电材料形成，或储存节点接触插塞22可以是层叠了所述导电材料 中的至少两种导电材料的层叠结构。储存节点接触插塞22可以规则地布置在半导体衬底 11之上。
[0034]在位线14与储存节点接触插塞22之间形成有间隔件17A。间隔件17A可以包括 绝缘层。间隔件17A可以由具有低介电常数的材料形成，以减小位线14与储存节点接触插 塞22之间的寄生电容。间隔件17A可以包括例如氮化硅(Si3N4)的氮化物。
[0035]在间隔件17A与位线14之间形成有如中空空间(empty space)的气隙20，且在 气隙20的上部形成有覆盖间隔件16B。覆盖间隔件16B可以具有覆盖硬掩模层图案15的 上侧壁和上部的分离形状。覆盖间隔件16B可以由具有与间隔件17A不同介电常数的材料 形成。覆盖间隔件16B具有不影响位线14与储存节点接触插塞22之间的寄生电容的高 度。可以通过去除每个覆盖间隔件16B的一部分来形成气隙20。由于气隙20具有介电常 数“1”，因此可显著减小位线14与储存节点接触插塞22之间的寄生电容。覆盖间隔件16B 覆盖气隙20的上部。
[0036]在储存节点接触插塞22的下方形成有气隙下覆盖层21，以密闭地密封气隙20的下部。气隙下覆盖层21可为硅层。可以经由选择性外延生长工艺来形成气隙下覆盖层21。 结果，可以形成高架结构(elevated structure)。
[0037]根据图1，在位线14与储存节点接触插塞22之间形成有气隙20。气隙20的下部 被气隙下覆盖层21密闭地密封。气隙20具有介电常数“1”，且气隙20可以显著减小位线 14与储存节点接触插塞22之间的寄生电容。
[0038]根据本发明的一个实施例，不需要额外形成用于密闭地密封气隙20的覆盖层。换 言之，由于通过从每个位线14的下部去除每个覆盖间隔件16B的一部分来形成气隙20，因 此用于覆盖气隙20的覆盖间隔件16B被形成为自对准的。
[0039]同样地，气隙下覆盖层21不仅密闭地密封气隙20的下部，而且还防止位线14与 储存节点接触插塞22电短路。
[0040]图2A至2F是说明制造根据本发明的一个实施例的半导体器件的方法的截面图。
[0041]参照图2A，在半导体衬底11之上形成隔离层12。经由浅沟槽隔离(Shallow Trenchlsolation, STI)工艺来形成隔离层12。隔离层12限定出多个有源区13。尽管图 中未示出，但是在形成隔离层12之后可以执行形成掩埋栅BG的工艺。经由本领域技术人 员熟知的工艺来形成掩埋栅。有源区13可以包括要与位线14耦接的有源区以及要与储存 节点接触插塞22耦接的有源区。
[0042]随后，在所述多个有源区13中的一些有源区13的表面之上形成位线结构，所述位 线结构中层叠了位线14和硬掩模层图案15。位线结构可以具有同时穿通有源区13和隔离 层12的线型。硬掩模层图案15可以包括氮化硅。位线14可以包括导电材料，例如掺杂杂 质的半导体材料、金属、金属氮化物和/或金属硅化物。位线14可由所述导电材料中的任 一种导电材料形成，或位线14可以是层叠了所述导电材料中的至少两种导电材料的层叠 结构。例如，位线14可以由选自多晶硅、钨、钛、铝、铜、钽、钴、硅、铁、镍及其组合中的一种 形成。在本发明的本实施例中，位线14可以包括钨。位线14可以具有沿着任一方向拉伸的 线型。位线14可以彼此之间以相同的距离规则地布置在半导体衬底11之上。位线14可 以具有形成在隔离层12的表面上同时形成在有源区13的表面上的线形状。虽然未示出， 还可以在位线14的下方形成插塞(未示出)。
[0043]可以经由以下方法形成位线14。在半导体衬底11之上形成第一导电层(未示出)。 在第一导电层之上形成彼此之间以相同的距离规则地排列的线形状的线型硬掩模层图案
15。使用硬掩模层图案15作为刻蚀阻挡层来刻蚀第一导电层。结果，形成位线14。可经由 光刻工艺形成硬掩模层图案15。
[0044]参照图2B，在包括位线结构的衬底结构的轮廓之上形成间隔件层。间隔件层要用 作位线间隔件。间隔件层可由选自硅、氮化钛、氮化硅、氧化硅以及氧氮化硅的材料形成。间 隔件层可由所述材料中的任一种材料或层叠有所述材料中的两种或多种材料的层叠结构 形成。
[0045]根据本发明的本实施例，可以通过层叠第一间隔件层16和第二间隔件层17来形 成间隔件层。第一间隔件层16和第二间隔件层17可以由具有刻蚀选择性的材料形成。例 如，第一间隔件层16可包括氧化硅，而第二间隔件层17可包括氮化硅。因此，间隔件层可以 具有氧化物-氮化物(ON)的结构。可经由化学气相沉积(CVD)工艺沉积氧化硅。第二间隔 件层17可经由物理气相沉积(PVD)工艺或等离子体增强化学气相沉积(PECVD)工艺形成，已知这两种工艺具有较差的阶梯覆盖性。经由所述工艺，第二间隔件层17的上部可在位线 结构的上边缘之上沉积得厚(参见附图标记“18”)。结果，可以得到称为悬垂(overhang)的 轮廓。根据本发明的另一个实施例，保形地沉积第二间隔件层17，然后可以在位线结构之上 形成尤其厚的第三间隔件层(未示出)。例如，第三间隔件层可经由PVD工艺或PECVD工艺 形成。第三间隔件层可以包括氮化硅或可在刻蚀掉氮化硅和氧化硅时保护位线结构的上部 的材料。例如，第三间隔件层可以包括金属。根据本发明的另一个实施例，第一间隔件层16 可以包括氮化钛(TiN)，且第二间隔件层17可以包括氧化物或氮化物。因此，第一间隔件层 16和第二间隔件层17可以具有TiN-氧化物(TO)的结构或TiN-氮化物(TN)的结构。
[0046]参照图2C，通过选择性去除第一间隔件层16和第二间隔件层17来暴露出半导体 衬底11位于位线结构之间的表面。可以执行回蚀工艺来从半导体衬底11的表面去除第一 间隔件层16和第二间隔件层17。在回蚀工艺之后，可以形成覆盖间隔件16A和间隔件17A。 覆盖间隔件16A和间隔件17A可以保留在每个位线结构的上部和两个侧壁中。在回蚀工艺 期间，在硬掩模层图案15的上部中并未暴露出覆盖间隔件16A。可以在位线14的下侧壁中 暴露出覆盖间隔件16A，参见附图标记“19”。
[0047]参照图2D，选择性去除每个覆盖间隔件16A的一部分。由于间隔件17A和覆盖间 隔件16A由具有刻蚀选择性的材料形成，因此通过使用可仅选择性刻蚀覆盖间隔件16A的 化学品来去除每个覆盖间隔件16A的一部分。当覆盖间隔件16A由氧化硅形成时，可使用 包括氟化氢(HF)的化学品。当覆盖间隔件16A由氮化硅形成时，可使用包括磷酸(H3PO4)的 化学品。当覆盖间隔件16A由氮化钛形成时，可使用包括硫酸(H2SO4)和过氧化氢(H2O2)的 混合溶液的化学品。
[0048]经由湿法刻蚀工艺，从位线14的下部刻蚀覆盖间隔件16A。当去除覆盖间隔件16A 时，由于刻蚀间隔件17A与覆盖间隔件16A的刻蚀选择性不同，间隔件17A未被刻蚀。同样 地，由于隔离层12与覆盖间隔件16A的刻蚀选择性不同，隔离层12未被刻蚀。
[0049]如上所述，当从位线14的下侧壁刻蚀每个覆盖间隔件16A的一部分时，形成气隙 20，所述气隙是位线14与间隔件17A之间的中空空间。在形成气隙20之后，从上述部分刻 蚀每个覆盖间隔件16A的一部分的工艺获得的覆盖间隔件16B被形成为包围硬掩模层图案 15的上部和上侧壁的分离结构。结果，间隔件17A将覆盖间隔件16B覆盖，且气隙20位于 覆盖间隔件16B的下方。覆盖间隔件16B具有包围硬掩模层图案15的上部和上侧壁的分 离结构。气隙20的高度可以至少与位线14的上表面相同或更高。
[0050]参照图2E，在形成有气隙20的位线结构之间的半导体衬底11之上形成气隙下覆 盖层21。气隙下覆盖层21可经由选择性外延生长(Selective Epitaxial Growth,SEG)工 艺形成。例如，气隙下覆盖层21可为硅层。气隙下覆盖层21密闭地密封气隙20的下部。 而且，当稍后形成储存节点接触插塞时，气隙下覆盖层21防止储存节点接触插塞与位线14 电短路。
[0051]参照图2F，为了填隙而在位线结构之间的气隙下覆盖层21之上形成导电层。随 后，通过将导电层平坦化来形成储存节点接触插塞22。平坦化工艺停止在间隔件17A。
[0052]储存节点接触插塞22可以是导电层，所述导电层包括导电材料，例如掺杂杂质的 半导体材料、金属、金属氮化物和金属硅化物。储存节点接触插塞22可由所述导电材料中 的任一种导电材料形成，或储存节点接触插塞22可以具有层叠了所述导电材料中的至少两种导电材料的层叠结构。根据本发明的本实施例，储存节点接触插塞22可以包括多晶硅。
[0053]图3是说明根据本发明的一个实施例的半导体器件的截面图。
[0054]参照图3，在半导体衬底11之上形成有多个位线结构。每个位线结构包括层叠在 其中的位线14和硬掩模层图案15。位线14可以包括导电材料，例如多晶硅、金属、金属氮 化物和金属硅化物。位线14可由所述导电材料中的任一种导电材料形成，或位线14可以 是层叠了所述导电材料中的至少两种导电材料的层叠结构。位线14可以是沿着任一方向 伸展的线型。尽管图中未示出，还可以在半导体衬底11之上形成下结构和层间电介质层。 下结构可以包括导电材料，例如多晶硅、金属、金属氮化物以及金属硅化物。层间电介质层 可以包括氧化硅和氮化硅。层间电介质层可以覆盖下结构，且下结构可以是穿通层间电介 质层的插塞。下结构可以在位线14的下方，且下结构可以暴露在位线14之间。例如，可以 在位线14的下方形成隔离层12和有源区13。而且，尽管图中未示出，可形成例如掩埋栅的 栅结构。位线14可彼此之间以相同的间距规则地布置在半导体衬底11之上。
[0055]在多个位线14之间形成有储存节点接触插塞24A。储存节点接触插塞24A可以包 括导电材料，例如多晶硅、金属、金属氮化物以及金属硅化物。储存节点接触插塞24A可由 所述导电材料中的任一种导电材料形成，或储存节点接触插塞24A可以是层叠了所述导电 材料中的两种或多种导电材料的层叠结构。储存节点接触插塞24A可规则地布置在半导体 衬底11之上。
[0056]在位线14与储存节点接触插塞24A之间形成有间隔件17A。间隔件17A可以包括 绝缘层。间隔件17A可以由具有低介电常数的材料形成，以减小位线14与储存节点接触插 塞24A之间的寄生电容。间隔件17A可以包括例如氮化硅(Si3N4)的氮化物。
[0057]在间隔件17A与位线14之间形成有气隙20。在气隙20的上部形成有覆盖间隔件 16B。覆盖间隔件16B可以具有覆盖硬掩模层图案15的上侧壁和上部的分离形状。覆盖间 隔件16B可以由具有与间隔件17A不同介电常数的材料形成。覆盖间隔件16B具有不影响 位线14与储存节点接触插塞24A之间的寄生电容的高度。可以通过去除每个覆盖间隔件 16B的一部分来形成气隙20。由于气隙20具有介电常数“1”，因此可显著减小位线14与储 存节点接触插塞24A之间的寄生电容。覆盖间隔件16B覆盖气隙20的上部。
[0058]在储存节点接触插塞24A与间隔件17A之间形成有间隔件型的气隙下覆盖层23A， 以密闭地密封气隙20的下部。气隙下覆盖层23A可以为硅层。气隙下覆盖层23A可以形 成在有源区13和隔离层12之上。
[0059]根据图3，气隙20被形成在位线14与储存节点接触插塞24A之间。气隙20的下 部被气隙下覆盖层23A密闭地密封。由于气隙20具有介电常数“1”，因此气隙20可以显著 减小位线14与储存节点接触插塞24A之间的寄生电容。
[0060]根据本发明的本实施例，不需要额外形成被配置为密闭地密封气隙20的覆盖层。 换言之，由于通过从每个位线14的下部去除每个覆盖间隔件16B的一部分来形成气隙20 系，因此用于覆盖气隙20的覆盖间隔件16B被形成为自对准的。
[0061]同样地，气隙下覆盖层23A不仅密闭地密封气隙20的下部，而且还防止位线14与 储存节点接触插塞24A电短路。
[0062]图4A和4B是说明制造根据本发明的一个实施例的半导体器件的方法的截面图。除了形成气隙下覆盖层的工艺之外，可如上文所述的实施例一样执行制造工艺。
[0063]换言之，在形成气隙20之后，如图4A所示，在包括形成有气隙20的位线结构的半 导体衬底11的轮廓之上形成气隙下覆盖层23。气隙下覆盖层23可以包括多晶硅。气隙下 覆盖层23可经由低压化学气相沉积(LPCVD)工艺形成。
[0064]气隙下覆盖层23密闭地密封气隙20的下部。而且，当形成储存节点接触插塞时， 气隙下覆盖层23防止储存节点接触插塞与位线14电短路。
[0065]随后，在气隙下覆盖层23之上形成导电层24。结果，导电层24可以间隙填充位线 结构之间的间隔。导电层24可由选自掺杂杂质的多晶娃、金属、金属氮化物以及金属娃化 物的材料形成。导电层24可以由所述材料中的任一种材料形成，或导电层24可以具有层 叠了所述材料中的两种或多种材料的层叠结构。
[0066]参照图4B，将导电层24平坦化。对导电层24的平坦化停止在位线结构的上部的 间隔件17A的表面。结果，在位线结构之间形成储存节点接触插塞24A。在间隔件17A与储 存节点接触插塞24A之间形成气隙下覆盖层23A。
[0067]图5是说明根据本发明的一个实施例的半导体器件的截面图。
[0068]参照图5，在半导体衬底11之上形成有多个位线结构。每个位线结构包括层叠在 其中的位线14和硬掩模层图案15。位线14可以包括导电材料，例如多晶硅、金属、金属氮 化物和金属硅化物。位线14可由所述导电材料中的任一种导电材料形成或者由层叠了所 述导电材料中的两种或多种导电材料的层叠结构形成。位线14可以是沿着任一方向伸展 的线型。尽管图中未示出，还可以在半导体衬底11之上形成下结构和层间电介质层。下结 构可包括导电材料，例如多晶硅、金属、金属氮化物和金属硅化物。层间电介质层可以包括 氧化硅和氮化硅。层间电介质层可以覆盖下结构，且下结构可以是穿通层间电介质层的插 塞。下结构可以形成在位线14的下方。下结构可以暴露在位线14之间。例如，可以在位 线14的下方形成隔离层12和有源区13。而且，尽管图中未示出，可以形成诸如掩埋栅的栅 结构。位线14可彼此之间以相同的间距规则地布置在半导体衬底11之上。
[0069]在多个位线14之间形成储存节点接触插塞26。储存节点接触插塞26可以包括导 电材料，例如多晶硅、金属、金属氮化物和金属硅化物。储存节点接触插塞26可以由所述导 电材料中的任一种导电材料形成或者由包括所述导电材料中的两种或多种导电材料的层 叠结构形成。储存节点接触插塞26可规则地布置在半导体衬底11之上。
[0070]在位线14与储存节点接触插塞26之间形成有间隔件17A。间隔件17A可以包括 绝缘层。间隔件17A可以由具有低介电常数的材料形成，以减小位线14与储存节点接触插 塞26之间的寄生电容。间隔件17A可以包括例如氮化硅(Si3N4)的氮化物。
[0071]在间隔件17A与位线14之间形成有气隙20。在气隙20的上部形成有覆盖间隔 件16B。覆盖间隔件16B可以具有覆盖硬掩模层图案15的上侧壁和上部的分离形状。覆盖 间隔件16B可以由具有与间隔件17A不同介电常数的材料形成。覆盖间隔件16B具有不影 响位线14与储存节点接触插塞26之间的寄生电容的高度。可以通过去除每个覆盖间隔件 16B的一部分来形成气隙20。由于气隙20具有介电常数“1”，因此可显著减小位线14与储 存节点接触插塞26之间的寄生电容。覆盖间隔件16B覆盖气隙20的上部。
[0072]在储存节点接触插塞26与间隔件17A之间形成有间隔件型的气隙下覆盖层25A， 以密闭地密封气隙20的下部。气隙下覆盖层25A可为硅层。气隙下覆盖层25A可以形成在有源区13和隔离层12之上。
[0073]根据图5，在位线14与储存节点接触插塞26之间形成有气隙20。气隙20的下部 被气隙下覆盖层25A密闭地密封。气隙20具有介电常数“1”，因此气隙20可以显著减小位 线14与储存节点接触插塞26之间的寄生电容。
[0074]根据本发明的本实施例，不需要额外形成用于密闭地密封气隙20的覆盖层。换言 之，由于气隙20是通过从每个位线14的下部去除每个覆盖间隔件16B的一部分而形成的， 因此用于覆盖气隙20的覆盖间隔件16B被形成为自对准的。
[0075]同样地，气隙下覆盖层25A不仅密闭地密封气隙20的下部，而且还防止位线14和 储存节点接触插塞26电短路。
[0076]图6A和6B是说明制造根据本发明的一个实施例的半导体器件的方法的截面图。 除了形成气隙下覆盖层的工艺之外，可类似于上文所述的实施例来执行制造工艺。
[0077]换言之，在形成气隙20之后，如图6A所示，在包括形成有气隙20的位线结构的半 导体衬底11的轮廓之上形成气隙下覆盖层25。气隙下覆盖层25可为绝缘层，诸如氧化物 层和氮化物层。可以经由物理气相沉积(PVD)工艺或等离子体增强化学气相沉积(PECVD) 工艺形成气隙下覆盖层23，已知物理气相沉积(PVD)工艺或等离子体增强化学气相沉积 (PECVD)工艺是具有较差的阶梯覆盖性的工艺。经由所述工艺，将气隙下覆盖层25的上部 在位线结构的上边缘之上沉积得厚。结果，可获得称为悬垂的轮廓。
[0078]随后，选择性刻蚀气隙下覆盖层25。结果，暴露出半导体衬底11位于位线结构之 间的表面。可以执行回蚀工艺来从半导体衬底11的表面去除气隙下覆盖层25。在回蚀工 艺之后，形成覆盖间隔件17A的气隙下覆盖层25A。气隙下覆盖层25A保留在每个位线结构 的上部和两个侧壁。在回蚀工艺期间，间隔件17A在硬掩模层图案15的上部中并未暴露。
[0079]气隙下覆盖层25A密闭地密封气隙20的下部。当形成储存节点接触插塞时，气隙 下覆盖层25A防止储存节点接触插塞和位线14电短路。
[0080]参照图6B，在气隙下覆盖层25A之上形成导电层(未示出)。结果，将导电层平坦 化。对导电层的平坦化停止在气隙下覆盖层25A。结果，形成储存节点接触插塞26。储存 节点接触插塞26可以包括由掺杂杂质的多晶硅、金属、金属氮化物或金属硅化物形成的第 二导电层。储存节点接触插塞26可以由所述材料中的任一种材料或包括所述材料中的两 种或多种材料的层叠结构形成。
[0081]图7是说明根据本发明的一个实施例的半导体器件的截面图。
[0082]参照图7，在半导体衬底31之上形成有多个位线结构。每个位线结构包括层叠在 其中的位线34和硬掩模层图案35。位线34可以包括导电材料，例如多晶硅、金属、金属氮 化物以及金属硅化物。位线34可以由所述导电材料中的任一种导电材料或包括所述导电 材料中的两种或多种导电材料的层叠结构形成。位线34可以是沿着任一方向伸展的线型。 尽管图中未示出，还可以在半导体衬底31之上形成下结构和层间电介质层。下结构可以包 括导电材料，例如多晶硅、金属、金属氮化物以及金属硅化物。层间电介质层可以包括氧化 硅和氮化硅。层间电介质层可以覆盖下结构。下结构可以是穿通层间电介质层的插塞。下 结构可以形成在位线34的下方。下结构可以暴露在位线34之间。例如，可以在位线34的 下方形成隔离层32和有源区33。而且，尽管图中未示出，可形成例如掩埋栅的栅极结构。 位线34可彼此之间以相同的间距规则地布置在半导体衬底11之上。[0083]在多个位线34之间形成有储存节点接触插塞43A。储存节点接触插塞43A可包括 导电材料，例如多晶硅、金属、金属氮化物以及金属硅化物。储存节点接触插塞43A可由所 述导电材料中的任一种导电材料或包括所述导电材料中的两种或多种导电材料的层叠结 构形成。
[0084]在位线34与储存节点接触插塞43A之间形成有包括第一间隔件36A和第二间隔 件38A的间隔件。第一间隔件36A和第二间隔件38A可以包括绝缘层。第一间隔件36A和 第二间隔件38A可由具有低介电常数的材料形成，以减小位线34与储存节点接触插塞43A 之间的寄生电容。第一间隔件36A和第二间隔件38A可以包括例如氮化硅(Si3N4)的氮化 物。
[0085]在第一间隔件36A与第二间隔件38A之间形成有气隙41。在气隙41的上部形成 有覆盖间隔件37B。覆盖间隔件37B可具有分离形状，其可覆盖硬掩模层图案35的上侧壁 和上部。覆盖间隔件37B可由具有与第一间隔件36A和第二间隔件38A不同介电常数的材 料形成。覆盖间隔件37B具有不影响位线34与储存节点接触插塞43A之间的寄生电容的 高度。可通过去除每个覆盖间隔件37B的一部分来形成气隙41。覆盖间隔件37B覆盖气隙 41的上部。
[0086]在储存节点接触插塞43A的下方形成有气隙下覆盖层42，以密闭地密封气隙41的 下部。气隙下覆盖层42可以是硅层。可经由选择性外延生长工艺形成气隙下覆盖层42。
[0087]如上文所述，在位线34与储存节点接触插塞43A之间形成有具有气隙41的间隔 件。气隙41的下部被气隙下覆盖层42密闭地密封。气隙41减小位线34与储存节点接触 插塞43A之间的寄生电容。由于气隙41具有介电常数“1”，因此气隙41可显著减小位线 34与储存节点接触插塞43A之间的寄生电容。
[0088]根据本发明的本实施例，不需要额外形成用于密闭地密封气隙41的覆盖层。换言 之，由于通过从每个位线34的下部去除每个覆盖间隔件37A的一部分来形成气隙41，因此 用于覆盖气隙41的覆盖间隔件37B被形成为自对准的。
[0089]同样地，气隙下覆盖层42不仅密闭地密封气隙41的下部，而且还防止位线34与 储存节点接触插塞43A短路。
[0090]图8A至8F是说明制造根据本发明的一个实施例的半导体器件的方法的截面图。
[0091]参照图8A，在半导体衬底31之上形成隔离层32。经由浅沟槽隔离(STI)工艺形 成隔离层32。隔离层32限定出多个有源区33。尽管图中未示出，可在形成隔离层32之后 执行形成掩埋栅BG的工艺。掩埋栅经由本领域技术人员熟知的工艺形成。有源区33可以 包括要与位线34耦接的有源区和要与储存节点接触插塞43A耦接的其它有源区。
[0092]随后，在所述多个有源区33中的一些有源区33的表面之上形成层叠了位线34和 硬掩模层图案35的位线结构。位线结构可以具有同时穿通有源区33和隔离层32的线型。 硬掩模层图案35可以包括氮化硅。位线34可以包括导电材料，例如掺杂杂质的半导体材 料、金属、金属氮化物和/或金属硅化物。位线34可由所述导电材料中的任一种导电材料 或包括所述导电材料中的两种或多种导电材料的层叠结构形成。例如，位线34可由选自多 晶硅、钨、钛、铝、铜、钽、钴、硅、铁、镍及其组合的一种形成。在本发明的本实施例中，位线34 可以包括钨。位线34可以具有沿着任一方向伸展的线型。位线34可彼此之间以相同的间 距规则地布置在半导体衬底31之上。位线34可以具有形成在隔离层32的表面之上同时形成在有源区33的表面之上的线形状。虽然未示出，还可以在位线34的下方形成插塞(未 示出)。
[0093]可经由如下方法形成位线34。在半导体衬底31之上形成第一导电层(未示出)。 线型硬掩模层图案35被形成为彼此之间以相同的距离规则排列在第一导电层之上的线形 状。使用硬掩模层图案35作为刻蚀阻挡层来刻蚀第一导电层。结果，形成位线34。可经由 光刻工艺形成硬掩模层图案35。
[0094]参照图SB，在包括位线结构的衬底结构的轮廓之上形成间隔件层。间隔件层要用 作位线间隔件。间隔件层可由选自硅、氮化钛、氮化硅、氧化硅以及氧氮化硅的材料形成。间 隔件层可由所述材料中的任一种材料或包括所述材料中的两种或多种材料的层叠结构形 成。
[0095]可以通过层叠第一间隔件层36、第二间隔件层37和第三间隔件层38来形成间隔 件层。第一间隔件层36和第三间隔件层38可由相同材料形成。第二间隔件层37可由对 于第一间隔件层36和第三间隔件层38具有刻蚀选择性的材料形成。例如，第一间隔件层 36和第三间隔件层38可以包括氮化硅，而第二间隔件层37可以包括氧化硅。因此，间隔件 层可具有氮化物-氧化物-氮化物(NON)的结构。可经由化学气相沉积(CVD)工艺沉积氧 化硅，并可使用将氮化硅的一部分氧化的方法。可经由物理气相沉积(PVD)工艺或等离子体 增强化学气相沉积(PECVD)工艺来形成第三间隔件层38，已知物理气相沉积(PVD)工艺和 等离子体增强化学气相沉积(PECVD)工艺是具有较差的阶梯覆盖性的工艺。经由所述工艺， 可以将第三间隔件层38的上部在位线结构的上边缘之上沉积得厚(参见附图标记“39”)。 结果，可获得称为悬垂的轮廓。根据本发明的另一个实施例，保形地沉积第三间隔件层38。 可以在位线结构之上形成尤其厚的第四间隔件层(未示出)。例如，可经由PVD工艺或PECVD 工艺形成第四间隔件层。第四间隔件层可包括氮化硅或可在刻蚀掉氮化硅和氧化硅时保护 位线结构的上部的材料。例如，第四间隔件层可以包括金属。根据本发明的另一个实施例， 第一间隔件层36和第三间隔件层38可以包括氧化硅(SiO2),且第二间隔件层37可以包括 氮化钛(TiN)。因此，间隔件层可以具有氧化物-TiN-氧化物(OTO)的结构。
[0096]参照图SC，通过选择性去除间隔件层来暴露出位于位线结构之间的半导体衬底 31的表面。可以执行回蚀工艺，以从半导体衬底31的表面去除间隔件层。在回蚀工艺之 后，形成包括第一间隔件36A、覆盖间隔件37A和第二间隔件38A的间隔件。间隔件可以保 留在每个位线结构的上部和两个侧壁。在回蚀工艺期间，在硬掩模层图案35的上部不暴露 出覆盖间隔件37A。可以在位线34的下侧壁暴露出覆盖间隔件37A (参见附图标记“40”)。 间隔件具有氮化物-氧化物-氮化物(NON)的结构，且氮化硅保护氧化硅避免暴露。
[0097]参照图8D，选择性去除间隔件的每个覆盖间隔件37A的一部分。当第一间隔件36A 和第二间隔件38A为氮化硅而覆盖间隔件37A包括氧化硅时，可经由湿法刻蚀工艺选择性 去除覆盖间隔件37A。湿法刻蚀工艺可使用包括氟化氢(HF)的化学品执行。当间隔件具有 氧化物-TiN-氧化物(OTO)结构时，使用能够选择性去除氮化钛的化学品。例如，包括硫酸 (H2SO4)和过氧化氢(H2O2)的混合溶液的化学品可用于选择性去除氮化钛。
[0098]经由湿法刻蚀工艺，从位线34的下部刻蚀覆盖间隔件37A。当去除覆盖间隔件37A 时，第一间隔件36A和第二间隔件38A由于它们的刻蚀选择性而不被刻蚀。
[0099]如上所述，当从位线34的下侧壁刻蚀每个覆盖间隔件37A的一部分时，形成具有气隙41的间隔件。间隔件可以覆盖每个硬掩模层图案35的上部和两个侧壁。形成气隙41， 所述气隙是第一间隔件36A与第二间隔件38A之间的中空间隔。在形成气隙41之后，覆盖 间隔件37B在第一间隔件36A与第二间隔件38A之间被形成为包围硬掩模层图案35的上 部和上侧壁的分离结构。结果，间隔件覆盖布置有气隙41的覆盖间隔件37B。覆盖间隔件 37B具有包围硬掩模层图案35的上部和上侧壁的分离结构。气隙41的高度可以与位线34 的上表面相同或更高。
[0100]参照图8E，在形成有气隙41的位线结构之间的半导体衬底31之上形成气隙下覆 盖层42。气隙下覆盖层42可以经由选择性外延生长(SEG)工艺形成。例如，气隙下覆盖层 42可为硅层。换言之，可通过经由SEG工艺形成硅层来形成气隙下覆盖层42。气隙下覆盖 层42密闭地密封气隙41的下部。同样地，当稍后形成储存节点接触插塞时，气隙下覆盖层 42防止储存节点接触插塞和位线34电短路。
[0101]随后，在气隙下覆盖层42之上形成导电层43。结果，位线结构之间的间隔可以被 导电层43间隙填充。导电层43可包括导电层，例如掺杂杂质的多晶硅、金属、金属氮化物 和金属硅化物。导电层43可由所述材料中的任一种材料或包括所述材料中的两种或多种 材料的层叠结构形成。
[0102]参照图8F，将导电层43平坦化。平坦化工艺停止在间隔件，尤其停止在第二间隔 件38A。结果，形成储存节点接触插塞43A。
[0103]如上文所述，当形成储存节点接触插塞43A时,形成位于位线34与储存节点接触 插塞43A之间的具有气隙41的间隔件。气隙下覆盖层42密闭地密封气隙41的下部。气 隙41可以减小位线34与储存节点接触插塞43A之间的寄生电容。由于气隙41具有介电 常数“1”，因此气隙41可显著减小位线34与储存节点接触插塞43A之间的寄生电容。
[0104]根据本发明的本实施例，不需要额外形成用于密闭地密封气隙41的覆盖层。换言 之，由于通过从每个位线34的下部去除每个覆盖间隔件37A的一部分来形成气隙41，因此 用于覆盖气隙41的覆盖间隔件37B被形成为自对准的。
[0105]同样地，气隙下覆盖层42不仅密闭地密封气隙41的下部，而且还防止位线34和 储存节点接触插塞43A短路。
[0106]图9是说明根据本发明的一个实施例的半导体器件的截面图。
[0107]参照图9，在半导体衬底31之上形成有多个位线结构。每个位线结构包括层叠在 其中的位线34和硬掩模层图案35。位线34可以包括导电材料，例如多晶硅、金属、金属氮 化物和金属硅化物。位线34可由所述导电材料中的任何一种导电材料形成，或位线34可以 是层叠了所述导电材料中的至少两种导电材料的层叠结构。位线34可以是沿着任一方向 伸展的线型。尽管图中未示出，还可以形成在半导体衬底31之上形成下结构和层间电介质 层。下结构可以包括导电材料，例如多晶硅、金属、金属氮化物以及金属硅化物。层间电介 质层可包括氧化硅和氮化硅。层间电介质层可以覆盖下结构，且下结构可以是穿通层间电 介质层的插塞。下结构可以形成在位线34的下方，且下结构可以暴露在位线34之间。例 如，可以在位线34的下方形成位于有源区33之间的隔离层32。同样地，尽管图中未示出， 可以形成例如掩埋栅的栅结构。位线34可彼此之间以相同的间距规则地布置在半导体衬 底31之上。
[0108]在所述多个位线34之间形成有储存节点接触插塞45A。储存节点接触插塞45A可以包括导电材料，例如多晶硅、金属、金属氮化物和金属硅化物。储存节点接触插塞45A可 以由所述导电材料中的任一种导电材料或包括所述导电材料中的两种或多种导电材料的 层叠结构形成。
[0109]在位线34与储存节点接触插塞45A之间形成有包括第一间隔件36A和第二间隔 件38A的间隔件。第一间隔件36A和第二间隔件38A可包括绝缘层。第一间隔件36A和第 二间隔件38A可由具有低介电常数的材料形成，以减小位线34与储存节点接触插塞45A之 间的寄生电容。第一间隔件36A和第二间隔件38A可以包括例如氮化硅(Si3N4)的氮化物。
[0110]在第一间隔件36A与第二间隔件38A之间形成有气隙41。在气隙41的上部形成 有覆盖间隔件37B。覆盖间隔件37B可具有覆盖硬掩模层图案35的上侧壁和上部的分离形 状。覆盖间隔件37B可由具有与第一间隔件36A和第二间隔件38A不同介电常数的材料形 成。覆盖间隔件37B具有不影响位线34与储存节点接触插塞45A之间的寄生电容的高度。 可通过去除每个覆盖间隔件37B的一部分来形成气隙41。覆盖间隔件37B覆盖气隙41的 上部。
[0111]在第二间隔件38A的侧壁上形成有气隙下覆盖层44A，以密闭地密封气隙41的下 部。气隙下覆盖层44A可为硅层。
[0112]如上所述，在位线34与储存节点接触插塞45A之间形成有具有气隙41的间隔件。 气隙41的下部被气隙下覆盖层44A密闭地密封。气隙41减小位线34与储存节点接触插 塞45A之间的寄生电容。由于气隙41具有介电常数“1”，因此气隙41可显著减小位线34 与储存节点接触插塞45A之间的寄生电容。
[0113]根据本发明的本实施例，不需要额外形成用于密闭地密封气隙41的覆盖层。换言 之，由于通过从每个位线34的下部去除每个覆盖间隔件37A的一部分来形成气隙41，因此 用于覆盖气隙41的覆盖间隔件37B被形成为自对准的。
[0114]同样地，气隙下覆盖层44A不仅密闭地密封气隙41的下部，而且还防止位线34与 储存节点接触插塞45A电短路。
[0115]图1OA和IOB是说明制造根据本发明的一个实施例的半导体器件的方法的截面 图。除了形成气隙下覆盖层的工艺之外，可类似于上文所述的实施例来执行制造工艺。
[0116]换言之，在形成气隙41之后，如图1OA所示，在包括形成有气隙41的位线结构的 半导体衬底31的轮廓之上形成气隙下覆盖层44。气隙下覆盖层44可为多晶硅层。气隙下 覆盖层44可经由低压化学气相沉积(LPCVD)工艺形成。
[0117]气隙下覆盖层44密闭地密封气隙41的下部。当形成储存节点接触插塞时，气隙 下覆盖层44防止储存节点接触插塞和位线34电短路。
[0118]随后，在气隙下覆盖层44之上形成导电层45。结果，导电层45可以间隙填充位线 结构之间的间隔。导电层45可以包括由掺杂杂质的多晶娃、金属、金属氮化物以及金属娃 化物形成的导电层。导电层可由所述材料中的任一种材料或含有所述材料中的两种或多种 材料的层叠结构形成。
[0119]参照图10B，将导电层45平坦化。对导电层45和气隙下覆盖层44的平坦化停止 在位线结构的上部的第二间隔件38A的表面。结果，在位线结构之间形成储存节点接触插 塞45A。在第二间隔件38A与储存节点接触插塞45A之间形成气隙下覆盖层44A。
[0120]图11是说明根据本发明的一个实施例的半导体器件的截面图。[0121]参照图11，在半导体衬底31之上形成有多个位线结构。每个位线结构包括层叠 在其中的位线34和硬掩模层图案35。位线34可以包括导电材料，例如多晶硅、金属、金属 氮化物以及金属硅化物。位线34可以由所述导电材料中的任一种导电材料或包括所述导 电材料中的两种或多种导电材料的层叠结构形成。位线34可为线形。尽管图中未示出，还 可以在半导体衬底31之上形成下结构和层间电介质层。下结构可包括导电材料，例如多晶 娃、金属、金属氮化物以及金属娃化物。层间电介质层可包括氧化娃和氮化娃。层间电介质 层可覆盖下结构，且下结构可以是穿通层间电介质层的插塞。下结构可以形成在位线34的 下方，且下结构可以暴露在位线34之间。例如，可以在位线34的下方形成隔离层32和有 源区33。同样地，尽管图中未示出，可以形成例如掩埋栅的栅结构。位线34可彼此之间以 相同的间距规则地布置在半导体衬底31之上。
[0122]在多个位线34之间形成有储存节点接触插塞47。储存节点接触插塞47可以包括 导电材料，例如多晶硅、金属、金属氮化物以及金属硅化物。储存节点接触插塞47可以由所 述导电材料中的任一种导电材料或包括所述导电材料中的两种或多种导电材料的层叠结 构形成。
[0123]在位线34与储存节点接触插塞47之间形成有包括第一间隔件36A和第二间隔件 38A的间隔件。第一间隔件36A和第二间隔件38A可包括绝缘层。第一间隔件36A和第二 间隔件38A可由具有低介电常数的材料形成，以减小位线34与储存节点接触插塞47之间 的寄生电容。第一间隔件36A和第二间隔件38A可包括例如氮化硅(Si3N4)的氮化物。
[0124]在第一间隔件36A与第二间隔件38A之间形成有气隙41，且在气隙41的上部形 成有覆盖间隔件37B。覆盖间隔件37B可具有覆盖硬掩模层图案35的上侧壁和上部的分 离形状。覆盖间隔件37B可由具有与第一间隔件36A和第二间隔件38A不同的介电常数的 材料形成。覆盖间隔件37B具有不影响位线34与储存节点接触插塞47之间的寄生电容的 高度。可通过去除每个覆盖间隔件37B的一部分来形成气隙41。覆盖间隔件37B覆盖气隙 41的上部。
[0125]在第二间隔件38A的侧壁上形成有气隙下覆盖层46A，以密闭地密封气隙41的下 部。气隙下覆盖层46A可为绝缘层，例如，氧化物层和氮化物层。气隙下覆盖层46A在第二 间隔件38A的上部覆盖每个位线结构的上表面和两个侧壁。
[0126]如上文所述，在位线34与储存节点接触插塞47之间形成了具有气隙41的间隔 件。气隙41的下部被气隙下覆盖层46A密闭地密封。由于气隙41具有介电常数“1”，因此 气隙41可减小位线34与储存节点接触插塞47之间的寄生电容。
[0127]根据本发明的本实施例，不需要额外形成用于密闭地密封气隙41的覆盖层。换言 之，由于通过从每个位线34的下部去除每个覆盖间隔件37A的一部分来形成气隙41，因此 用于覆盖气隙41的覆盖间隔件37B被形成为自对准的。
[0128]同样地，气隙下覆盖层46A不仅密闭地密封气隙41的下部，而且还防止位线34和 储存节点接触插塞47电短路。
[0129]图12A和12B是说明制造根据本发明的一个实施例的半导体器件的方法的截面 图。除了形成气隙下覆盖层的工艺之外，可类似于上文所述的实施例来执行制造工艺。
[0130]换言之，在形成气隙41之后，如图12A所示，在包括形成有气隙41的位线结构的 半导体衬底31的轮廓之上形成气隙下覆盖层46。气隙下覆盖层46可为绝缘层，例如氧化物层和氮化物层。可以经由物理气相沉积(PVD)工艺或等离子体增强化学气相沉积(PECVD) 工艺形成气隙下覆盖层46，已知物理气相沉积(PVD)工艺或等离子体增强化学气相沉积 (PECVD)工艺是具有较差的阶梯覆盖性的工艺。经由所述工艺，气隙下覆盖层46在位线结 构的上部和上边缘中被沉积得厚。结果，可以获得称为悬垂的轮廓。
[0131]随后，选择性刻蚀气隙下覆盖层46。结果，暴露出位于位线结构之间的半导体衬底 31的表面。可执行回蚀工艺来从半导体衬底31的表面去除气隙下覆盖层46。在回蚀工艺 之后，形成覆盖第二间隔件38A的气隙下覆盖层46A。气隙下覆盖层46A保留在每个位线结 构的上部和两个侧壁。在回蚀工艺期间，在硬掩模层图案35的上部中并未暴露出第二间隔 件 38A。
[0132]气隙下覆盖层46A密闭地密封气隙41的下部。当形成储存节点接触插塞时，气隙 下覆盖层46A可以防止储存节点接触插塞和位线34电短路。
[0133]参照图12B，在包括气隙下覆盖层46A的衬底结构的轮廓之上形成导电层(未示 出)。结果，将导电层平坦化。对导电层的平坦化停止在气隙下覆盖层46A。结果，形成储存 节点接触插塞47。储存节点接触插塞47可包括由掺杂杂质的多晶娃、金属、金属氮化物或 金属硅化物形成的导电层。储存节点接触插塞47可由所述材料中的任一种材料或含有所 述材料中的两种或多种材料的层叠结构形成。
[0134]图13是说明根据本发明的一个实施例的半导体器件的截面图。
[0135]参照图13，在半导体衬底31之上形成有多个位线结构。每个位线结构包括层叠在 其中的位线34和硬掩模层图案35。位线34可以包括导电材料，例如多晶硅、金属、金属氮 化物以及金属硅化物。位线34可由所述导电材料中的任一种导电材料或包括所述导电材 料中的两种或多种导电材料的层叠结构形成。位线34可为线形式。尽管图中未示出，还可 以在半导体衬底31之上形成下结构和层间电介质层。下结构可以包括导电材料，例如多晶 娃、金属、金属氮化物以及金属娃化物。层间电介质层可以包括氧化娃和氮化娃。层间电介 质层可覆盖下结构。下结构可以是穿通层间电介质层的插塞。下结构可形成在位线34的 下方。下结构可暴露在位线34之间。例如，可以在位线34的下方形成隔离层32和有源区 33。同样地，尽管图中未示出，可形成例如掩埋栅的栅结构。位线34可彼此之间以相同的 间隔规则地布置在半导体衬底31之上。
[0136]在所述多个位线34之间形成有储存节点接触插塞49。储存节点接触插塞49可包 括导电材料，例如多晶硅、金属、金属氮化物和金属硅化物。储存节点接触插塞49可由所述 导电材料中的任一种导电材料或包括所述导电材料中的两种或多种导电材料的层叠结构 形成。
[0137]在位线34与储存节点接触插塞49之间形成有包括第一间隔件36A和第二间隔件 38A的间隔件。第一间隔件36A和第二间隔件38A可包括绝缘层。第一间隔件36A和第二 间隔件38A可由具有低介电常数的材料形成，以减小位线34与储存节点接触插塞49之间 的寄生电容。第一间隔件36A和第二间隔件38A可包括例如氮化硅(Si3N4)的氮化物。
[0138]在第一间隔件36A与第二间隔件38A之间形成有气隙41，且在气隙41的上部形 成有覆盖间隔件37B。覆盖间隔件37B可具有覆盖硬掩模层图案35的上侧壁和上部的分 离形状。覆盖间隔件37B可由具有与第一间隔件36A和第二间隔件38A不同的介电常数的 材料形成。覆盖间隔件37B具有不影响位线34与储存节点接触插塞49之间的寄生电容的高度。可通过去除每个覆盖间隔件37B的一部分来形成气隙41。覆盖间隔件37B覆盖气隙 41的上部。
[0139]在包括第二间隔件38A的每个位线结构的上表面和两个侧壁上形成有气隙下覆 盖层48A，以密闭地密封气隙41的下部。气隙下覆盖层48A可为绝缘层，例如，氧化物层和 氮化物层。
[0140]如上文所述，在位线34与储存节点接触插塞49之间形成了具有气隙41的间隔 件。气隙41的下部被气隙下覆盖层48A密闭地密封。由于气隙41具有介电常数“1”，因此 气隙41可减小位线34与储存节点接触插塞49之间的寄生电容。
[0141]根据本发明的一个实施例，不需要额外形成用于密闭地密封气隙41的覆盖层。换 言之，由于通过从每个位线34的下部去除每个覆盖间隔件37A的一部分来形成气隙41，因 此用于覆盖气隙41的覆盖间隔件37B被形成为自对准。
[0142]同样地，气隙下覆盖层48A不仅密闭地密封气隙41的下部，而且还防止位线34与 储存节点接触插塞49电短路。
[0143]图14A至14G是说明根据制造本发明的一个实施例的半导体器件的方法的截面 图。
[0144]参照图14A，在半导体衬底31之上形成隔离层32。经由浅沟槽隔离(STI)工艺形 成隔离层32。隔离层32限定出多个有源区33。尽管图中未示出，可在形成隔离层32之后 执行形成掩埋栅BG的工艺。经由本领域技术人员已知的工艺形成掩埋栅。有源区33可以 包括要与位线耦接的有源区以及要与储存节点接触插塞耦接的其它有源区。
[0145]随后，在所述多个有源区33中的一些有源区33的表面上形成层叠有位线34和硬 掩模层图案35的位线结构。位线结构可具有同时穿通有源区33和隔离层32的线的形式。 硬掩模层图案35可包括氮化硅。位线34可包括导电材料，例如掺杂杂质的半导体材料、金 属、金属氮化物和/或金属硅化物。位线34可由所述导电材料中的任一个或所述导电材料 中的两种或多种导电材料的层叠结构形成。例如，位线34可由选自多晶硅、钨、钛、铝、铜、 钽、钴、硅、铁、镍及其组合中的一种形成。在本发明的本实施例中，位线34可以包括钨。位 线34可具有沿着任一方向伸展的线的形式。位线34可彼此之间以相同的间距规则地布置 在半导体衬底31之上。位线34可具有形成在隔离层32的表面上同时形成在有源区33的 表面上的线形状。虽然未示出，还可以在位线34的下方形成插塞(未示出)。
[0146]可经由以下方法形成位线34。在半导体衬底31之上形成第一导电层(未示出)。 形成彼此之间以相同的距离规则排列在第一导电层之上的线形状的线型硬掩模层图案35。 使用硬掩模层图案35作为刻蚀阻挡层来刻蚀第一导电层。结果，形成位线34。可经由光刻 工艺形成硬掩模层图案35。
[0147]参照图14B，在包括位线结构的衬底结构的轮廓之上形成间隔件层。间隔件层要用 作位线间隔件。间隔件层可由选自硅、氮化钛、氮化硅、氧化硅和氧氮化硅的材料形成。间隔 件层可由所述材料中的任一种材料或含有所述材料中的两种或多种材料的层叠结构形成。
[0148]可通过层叠第一间隔件层36、第二间隔件层37和第三间隔件层38来形成间隔件 层。第一间隔件层36和第三间隔件层38可由相同材料形成。第二间隔件层37可由对于 第一间隔件层36和第三间隔件层38具有刻蚀选择性的材料形成。例如，第一间隔件层36 和第三间隔件层38可以包括氮化硅，而第二间隔件层37可包括氧化硅。因此，间隔件层可具有氮化物-氧化物-氮化物(NON)的结构。可经由化学气相沉积(CVD)工艺沉积氧化硅， 并可使用将氮化硅的一部分氧化的方法。可经由物理气相沉积(PVD)工艺或等离子体增强 化学气相沉积(PECVD)工艺形成第三间隔件层38，已知物理气相沉积(PVD)工艺和等离子 体增强化学气相沉积(PECVD)工艺是具有较差的阶梯覆盖性的工艺。经由所述工艺，第三 间隔件层38的上部可在位线结构的上边缘之上沉积得厚(参见附图标记“39”)。结果，可获 得称为悬垂的轮廓。根据本发明的另一个实施例，保形地沉积第三间隔件层38，之后可在位 线结构之上形成尤其厚的第四间隔件层(未示出)。例如，可经由PVD工艺或PECVD工艺形 成第四间隔件层。第四间隔件层可包括氮化硅或可在刻蚀掉氮化硅和氧化硅时保护位线结 构的上部的材料。例如，第四间隔件层可包括金属。根据本发明的另一个实施例，第一间隔 件层36和第三间隔件层38可包括氧化硅(SiO2X第二间隔件层37可包括氮化钛(TiN)。 因此，间隔件层可具有氧化物-TiN-氧化物(OTO)的结构。
[0149]参照图14C，选择性去除第三间隔件层38和第二间隔件层37。可执行回蚀工艺来 去除第三间隔件层38和第二间隔件层37。在回蚀工艺之后，第一间隔件层36保留在半导 体衬底31的表面上。在位线结构的上部和两个侧壁中形成覆盖间隔件37A和第二间隔件 38A。在回蚀工艺期间，覆盖间隔件37A在硬掩模层图案35的上部中并未暴露。覆盖间隔 件37A可在位线34的下侧壁中暴露(参照附图标记“40”)。
[0150]参照图14D，选择性去除间隔件的每个覆盖间隔件37A的一部分。当第一间隔件层 36和第二间隔件38A为氮化硅而覆盖间隔件37A包括氧化硅时，可经由湿法刻蚀工艺选择 性去除覆盖间隔件37A。可使用包括氟化氢(HF)的化学品执行湿法刻蚀工艺。由于间隔件 具有氧化物-TiN-氧化物(OTO)的结构，因此使用能够选择性去除氮化钛的化学品。例如， 包括硫酸(H2SO4)和过氧化氢(H2O2)的混合溶液的化学品可用于选择性去除氮化钛。
[0151]经由湿法刻蚀工艺，从位线34的下部刻蚀覆盖间隔件37A。当去除覆盖间隔件37A 时，第一间隔件层36和第二间隔件38A由于它们的刻蚀选择性而未被刻蚀。
[0152]如上文所述，当从位线34的下侧壁刻蚀每个覆盖间隔件37A的一部分时，形成气 隙41。形成气隙41，所述气隙是位于第一间隔件层36与第二间隔件38A之间的中空空间。 在形成气隙41之后，覆盖间隔件37B在第一间隔件层36与第二间隔件38A之间形成为包 围硬掩模层图案35的上部和上侧壁的分离结构。结果，气隙41被布置在覆盖间隔件37B 的下方。覆盖间隔件37B具有包围硬掩模层图案35的上部和上侧壁的分离结构。气隙41 的高度可至少与位线34的上表面相同或更高。
[0153]参照图14E，在形成有气隙41的位线结构之间的半导体衬底31之上形成气隙下覆 盖层48。可保形地形成气隙下覆盖层48。气隙下覆盖层48可包括绝缘层，例如，氧化物层 和氮化物层。
[0154]参照图14F,回蚀气隙下覆盖层48和第一间隔件层36。结果,暴露出半导体衬底 31的表面。在回蚀工艺之后，形成气隙下覆盖层48A和第一间隔件36A。气隙下覆盖层48A 覆盖第二间隔件38A。气隙下覆盖层48A保留在每个位线结构的上部和两个侧壁。在回蚀 工艺期间，第二间隔件38A在硬掩模层图案35的上部中并未暴露。
[0155]参照图14G，在包括气隙下覆盖层48A的衬底结构的轮廓之上形成第二导电层(未 示出)。第二导电层可由掺杂杂质的多晶硅、金属、金属氮化物或金属硅化物形成。第二导 电层可由所述材料中的任一种材料或包括所述材料中的两种或多种材料的层叠结构形成。[0156]随后，将第二导电层平坦化。第二导电层的平坦化停止在气隙下覆盖层48A。结 果，形成储存节点接触插塞49。
[0157]如上所述，当形成储存节点接触插塞49时,在位线34与储存节点接触插塞49之 间形成具有气隙41的间隔件。气隙下覆盖层48A密闭地密封气隙41的下部。由于气隙41 具有介电常数“1”，因此气隙41可减小位线34与储存节点接触插塞49之间的寄生电容。
[0158]根据本发明的本实施例，不需要额外形成用于密闭地密封气隙41的覆盖层。换言 之，由于通过从每个位线34的下部去除每个覆盖间隔件37A的一部分来形成气隙41，因此 用于覆盖气隙41的覆盖间隔件37B被形成为自对准的。
[0159]同样地，气隙下覆盖层48A不仅密闭地密封气隙41的下部，而且还防止位线34和 储存节点接触插塞49短路。
[0160]根据本发明的一个实施例，可通过在位线与储存节点接触插塞之间形成具有低介 电常数的气隙来减小寄生电容。结果，可改善感测余量(sensing margin),并可提高半导体 器件的操作速度。
[0161]同样地，可通过从每个位线的下侧壁去除每个覆盖间隔件的一部分并且形成气隙 来形成自对准的用于覆盖气隙的覆盖间隔件。因此，不需要形成用于覆盖气隙的上部的覆盖层。
[0162]此外，本发明的技术不仅以气隙下覆盖层密闭地密封气隙的下部，而且还防止在 位线与储存节点接触插塞之间发生电短路。
[0163]尽管已经参照具体实施例描述了本发明，但是本领域的技术人员将清楚的是，在 不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种变化和修改。
【权利要求】
1.一种制造半导体器件的方法，包括以下步骤:在衬底之上形成多个位线结构；在所述位线结构之上形成彼此之间插入有覆盖层的多层间隔件层；通过选择性刻蚀所述间隔件层来暴露出所述衬底的表面；通过选择性刻蚀所述覆盖层来形成气隙和用于覆盖所述气隙的上部的覆盖间隔件；以及在所述位线结构之间形成储存节点接触插塞。
2.如权利要求1所述的方法，其中，通过选择性刻蚀所述覆盖层来形成所述气隙和用于覆盖所述气隙的上部的所述覆盖间隔件的步骤包括以下步骤:对所述间隔件层执行回蚀工艺；以及通过从所述位线结构的下部选择性去除所述覆盖层来形成所述气隙。
3.如权利要求2所述的方法 ，其中，经由湿法刻蚀工艺形成所述气隙。
4.如权利要求1所述的方法，其中，在所述位线结构之上形成彼此之间插入有所述覆盖层的所述多层间隔件层的步骤中，所述间隔件层具有在氮化物层之间形成氧化物层的结构。
5.如权利要求4所述的方法，其中，在通过选择性刻蚀所述覆盖层来形成所述气隙和用于覆盖所述气隙的上部的所述覆盖间隔件的步骤中，使用包括作为主要成分的氟化氢HF的化学品。
6.如权利要求1所述的方法，其中，在所述位线结构之上形成彼此之间插入有所述覆盖层的所述多层间隔件层的步骤中，所述间隔件层具有在氧化物层之间形成氮化钛层的结构。
7.如权利要求6所述的方法，其中，在通过选择性刻蚀所述覆盖层来形成所述气隙和用于覆盖所述气隙的上部的所述覆盖间隔件的步骤中，使用包括作为主要成分的硫酸H2SO4和过氧化氢H2O2的化学品。
8.—种制造半导体器件的方法，包括以下步骤:在衬底之上形成多个位线结构；在所述位线结构之上形成彼此之间插入有覆盖层的多层间隔件层；通过选择性刻蚀所述间隔件层来暴露出所述衬底的表面；通过选择性刻蚀所述覆盖层来形成气隙和用于覆盖所述气隙的上部的覆盖间隔件；形成用于覆盖所述气隙的下部的气隙下覆盖层；以及在形成有所述气隙下覆盖层的所述位线结构之间形成储存节点接触插塞。
9.如权利要求8所述的方法，其中，形成用于覆盖所述气隙的下部的所述气隙下覆盖层的步骤包括以下步骤:经由选择性外延生长工艺在所述衬底之上形成硅层。
10.如权利要求8所述的方法，其中，形成用于覆盖所述气隙的下部的所述气隙下覆盖层的步骤包括以下步骤:在形成有所述气隙的所述衬底的轮廓之上形成绝缘层；以及对所述绝缘层执行回蚀工艺。
11.如权利要求10所述的方法，其中，所述绝缘层包括氧化物层或氮化物层。
12.如权利要求8所述的方法，其中，形成用于覆盖所述气隙的下部的所述气隙下覆盖层的步骤包括以下步骤:在所述衬底之上形成多晶硅层。
13.如权利要求8所述的方法，其中，通过选择性刻蚀所述覆盖层来形成所述气隙和用于覆盖所述气隙的上部的所述覆盖间隔件的步骤包括以下步骤:对所述间隔件层执行回蚀工艺；以及通过从所述位线结构的下部选择性去除所述覆盖层来形成所述气隙。
14.如权利要求13所述的方法，其中，经由湿法刻蚀工艺形成所述气隙。
15.如权利要求8所述的方法，其中，在所述位线结构之上形成彼此之间插入有所述覆盖层的所述多层间隔件层的步骤中，所述间隔件层具有在氮化物层之间形成氧化物层的结构。
16.如权利要求15所述的方法，其中，在通过选择性刻蚀所述覆盖层来形成所述气隙和用于覆盖所述气隙的上部的所述覆盖间隔件的步骤中，使用包括作为主要成分的氟化氢HF的化学品。
17.如权利要求8所述的方法，其中，在所述位线结构之上形成彼此之间插入有所述覆盖层的所述多层间隔件层的步骤中，所述间隔件层具有在氧化物层之间形成氮化钛层的结构。
18.如权利要求17所述的方法，其中，在通过选择性刻蚀所述覆盖层来形成所述气隙和用于覆盖所述气隙的上部的所述覆盖间隔件的步骤中，使用包括作为主要成分的硫 酸H2SO4和过氧化氢H2O2的化学品。
19.一种制造半导体器件的方法，包括以下步骤:在衬底之上形成多个位线结构；在所述位线结构之上形成覆盖层；在所述覆盖层之上形成间隔件层；通过选择性刻蚀所述间隔件层和所述覆盖层来暴露出所述衬底的表面；通过选择性刻蚀所述覆盖层来形成气隙和用于覆盖所述气隙的上部的覆盖间隔件；形成用于覆盖所述气隙的下部的气隙下覆盖层；以及在形成有所述气隙下覆盖层的所述位线结构之间形成储存节点接触插塞。
20.如权利要求19所述的方法，其中，形成用于覆盖所述气隙的下部的所述气隙下覆盖层的步骤包括以下步骤:经由选择性外延生长工艺在所述衬底之上形成硅层。
21.如权利要求19所述的方法，其中，形成用于覆盖所述气隙的下部的所述气隙下覆盖层的步骤包括以下步骤:在形成有所述气隙的所述衬底的轮廓之上形成绝缘层；以及对所述绝缘层执行回蚀工艺。
22.如权利要求21所述的方法，其中，所述绝缘层包括氧化物层或氮化物层。
23.如权利要求19所述的方法，其中，形成用于覆盖所述气隙的下部的所述气隙下覆盖层的步骤包括以下步骤:在所述衬底之上形成多晶硅层。
24.一种制造半导体器件的方法，包括以下步骤:在衬底之上形成多个位线结构；在所述位线结构之上形成第一间隔件层；在所述第一间隔件层之上形成覆盖层和第二间隔件层；选择性刻蚀所述第二间隔件层和所述覆盖层；通过选择性刻蚀所述覆盖层来形成气隙和用于覆盖所述气隙的上部的覆盖间隔件； 形成用于覆盖所述气隙的下部的气隙下覆盖层；通过选择性刻蚀所述气隙下覆盖层和所述第一间隔件层来暴露出所述衬底的表面；以及在所述位线结构之间形成储存节点接触插塞。
25.如权利要求24所述的方法，其中，所述第一间隔件层和所述第二间隔件层包括氮化物层，且所述覆盖层包括氧化物层。
26.如权利要求24所述的方法，其中，所述第一间隔件层和所述第二间隔件层包括氧化物层，且所述覆盖层包括氮化钛层。
27.如权利要求24所述的方法，其中，所述气隙下覆盖层包括绝缘层。
28.一种半导体器件，包括:设置在衬底之上的多个位线结构；位于所述位线结构之间的多个储存节点接触插塞；气隙，所述气隙被形成在所述位线结构与所述储存节点接触插塞之间；覆盖间隔件，所述覆盖间隔件被配置成覆盖所述气隙的上部和所述位线结构的上部；间隔件，所述间隔件被配置成覆盖所述位线结构和所述覆盖间隔件；以及气隙下覆盖层，所述气隙下覆盖层被配置成覆盖所述间隔件，同时覆盖所述气隙的下部。
29.如权利要求28所述的半导体器件，其中，所述气隙下覆盖层包括绝缘层。
30.如权利要求28所述的半导体器件，其中，所述气隙下覆盖层包括含硅材料。
【文档编号】H01L27/108GK103456694SQ201210568238
【公开日】2013年12月18日 申请日期:2012年12月24日 优先权日:2012年5月31日
【发明者】金俊基 申请人:爱思开海力士有限公司