用于改进的fin器件性能的气隙间隔件集成的制作方法
【专利说明】用于改进的FIN器件性能的气隙间隔件集成
相关申请的交叉引用
[0001]本申请要求于2014年10月17日提交的美国临时申请N0.62/065284的权益。上面提及的申请的全部公开通过引用并入本文。
技术领域
[0002]本发明涉及用于处理衬底的方法，更具体地涉及用于在鳍式场效晶体管(FinFET)器件中集成气隙间隔件的方法。
【背景技术】
[0003]本文提供的背景描述是为了一般地呈现本公开的上下文的目的。在该【背景技术】部分中所描述的范围内的目前署名的发明人的工作，以及在提交申请时不能视为现有技术的描述的方面，既不明示也不暗示地承认其为对抗本公开的现有技术。
[0004]现在参考图1A，示出FinFET器件10，其包括设置在一个或多个下伏层12上的源极区14和漏极区18。源极接触20在垂直方向上从源极区14延伸到布置在源极区14上方的水平平面中的源极接触22。漏极接触28在垂直方向上从漏极区18延伸到布置在漏极区18上方的水平平面中的漏极接触30。栅极区34和38被布置在源极区14和漏极区18之间。多个鳍片40横向延伸到源极区14和漏极区18之间的栅极区38。
[0005]现在参考图1B，FinFET器件10的寄生电容限制AC性能。图1B示出了一些寄生电容。第一寄生电容Cl出现在源极接触22和漏极接触30之间。第二寄生电容C2出现在源极/漏极接触20、22、28和30和栅极38之间。第三寄生电容C3出现在栅极区34和38与源极区14/漏极区18之间。第四寄生电容C4出现在源极接触20和漏极区18之间。
[0006]已经提出了具有相对低的介电常数(k)的间隔件材料以减少寄生电容。例如，已使用具有介电常数k为约7.5的氮化硅(SiN)间隔件。尽管已提出了具有较低的介电常数(K为约5或以下)的其它间隔件材料，但该改进是渐进的。
【发明内容】
[0007]—种用于提供气隙间隔件给鳍式场效晶体管器件的方法，其包括:提供包括多个鳍片和布置成横向于所述多个鳍片的虚设栅极的衬底；在所述虚设栅极周围沉积牺牲间隔件；在所述牺牲间隔件周围沉积第一层间电介质(ILD)层；相对于所述第一 ILD层和所述牺牲间隔件选择性地蚀刻所述虚设栅极；沉积替代金属栅极(RMG);蚀刻所述RMG的一部分，以创建被所述牺牲间隔件包围的凹部；以及在所述凹部中沉积栅极覆盖层。所述栅极覆盖层至少部分地被所述牺牲间隔件包围，并由碳氧化硅(S1C)制成。
[0008]在另一些特征中，所述栅极覆盖层使用远程等离子体工艺沉积。其中所述牺牲间隔件由氮化硅制成。所述方法包括执行所述栅极覆盖层的化学机械研磨(CMP)。
[0009]在另一些特征中，所述方法包括蚀刻在所述多个鳍片的相对端部的周围的所述第一 ILD层以创建用于自对准接触(SAC)的凹部，以及在所述凹部中沉积所述SAC。所述在所述凹部中沉积所述SAC包括沉积阻挡层和沉积金属层。
[0010]在其他特征中，所述阻挡层包括钛层和氮化钛层。所述阻挡层包括WCNx，其中X是大于零的整数。所述SAC包括含有选自钨(W)和钴(Co)中的材料的金属层。
[0011 ] 在其他特征中，所述方法包括通过相对于所述第一 ILD层、所述栅极覆盖层以及所述SAC选择性地蚀刻所述牺牲间隔件以去除所述牺牲间隔件，从而创建气隙间隔件。所述方法包括在所述气隙间隔件的上部沉积气隙密封件。所述气隙密封件由ILD、二氧化硅、掺杂碳的二氧化硅和S1C中的至少一种制成。所述沉积所述气隙密封件包括:在所述衬底的顶面上沉积密封层；以及执行所述密封层的化学机械研磨(CMP)以限定所述气隙密封件。
[0012]在其他特征中，所述密封层使用等离子体增强化学气相沉积来沉积。所述方法包括在所述衬底上沉积蚀刻停止层。所述蚀刻停止层包括S1C。所述方法包括在所述蚀刻停止层上沉积第二 ILD层。所述方法包括蚀刻所述第二 ILD层和所述蚀刻停止层的一部分以打开所述衬底的下伏层的选定部分。
[0013]—种鳍式场效晶体管器件，其包括布置多个鳍片。源极接触布置成与所述多个鳍片的第一端接触。漏极接触布置成与所述多个鳍片的第二端接触。金属栅极布置在所述下伏层上在所述源极接触和所述漏极接触之间并与所述源极接触和所述漏极接触间隔开，并与所述多个鳍片接触。所述金属栅极包括由碳氧化硅(S1C)制成的栅极覆盖层。
[0014]在其他特征中，气隙位于第一层间电介质(ILD)层和所述金属栅极之间，所述源极接触和所述栅极之间，以及所述漏极接触和所述栅极之间。气隙密封件位于所述气隙的上部在所述栅极覆盖层和所述第一 ILD层之间，在所述栅极覆盖层和所述漏极接触之间，以及在所述栅极覆盖层与所述源极接触之间。所述气隙密封件由选自ILD、二氧化硅、掺杂碳的二氧化硅和碳氧化硅(S1C)的材料制成。
[0015]在其他特征中，蚀刻停止层被设置在所述栅极覆盖层、所述气隙密封件和所述第一 ILD层的上方。所述蚀刻停止层由碳氧化硅(S1C)制成。
[0016]在其他特征中，第二 ILD层被设置在蚀刻停止层上方。
[0017]—种鳍式场效晶体管器件，其包括多个鳍片。源极接触被布置在所述下伏层上与所述多个鳍片的第一端接触。漏极接触被布置成与所述多个鳍片的第二端接触。金属栅极被布置成位于所述源极接触和所述漏极接触之间并与所述源极接触和所述漏极接触间隔开，并与所述多个鳍片接触。气隙位于第一层间电介质(ILD)层和所述金属栅极之间，在所述源极接触和所述栅极之间，以及在所述漏极接触和所述栅极之间。
[0018]在其他特征中，栅极覆盖层形成于所述金属栅极上。所述栅极覆盖层由碳氧化硅(S1C)制成。气隙密封件位于所述气隙的上部在所述栅极覆盖层和所述第一 ILD层之间，在所述栅极覆盖层和所述漏极接触之间，以及在所述栅极覆盖层和所述源极接触之间。所述气隙密封件由选自ILD、二氧化硅、掺杂碳的二氧化硅和碳氧化硅(S1C)的材料制成。
[0019]在其他特征中，蚀刻停止层被设置在所述栅极覆盖层、所述气隙密封件和所述第一 ILD层上方。所述蚀刻停止层由碳氧化硅(S1C)制成。第二 ILD层被设置在所述蚀刻停止层上方。
[0020]本公开内容的适用性的进一步的范围根据详细描述、权利要求和附图将变得显而易见。详细描述和具体实施例旨在仅供说明，并非意图限制本公开的范围。
【附图说明】
[0021]从详细描述和附图中将更充分地理解本发明，其中:
[0022]图1A是示出根据现有技术的FinFET器件的立体图；
[0023]图1B是示出图1A的FinFET器件的寄生电容的立体图；
[0024]图2是示出根据本发明的在浅沟槽隔离(STI)凹部蚀刻后的包括多个鳍片的衬底的实施例的立体图。
[0025]图3是示出根据本发明的包括虚设栅极的衬底的实施例的立体图。
[0026]图4是示出根据本发明的包括围绕虚设栅极沉积的牺牲间隔件的衬底的实施例的立体图。
[0027]图5是示出根据本发明的在去除虚设栅极和围绕牺牲间隔件沉积层间电介质(ILD)后的衬底的实施例的立体图。
[0028]图6是示出根据本发明的包括替代金属栅极(RMG)的衬底的实施例的立体图；
[0029]图7是示出根据本发明的在RMG中蚀刻凹部之后的衬底的实施例的立体图。
[0030]图8是示出根据本发明的在凹部沉积栅极覆盖层之后的衬底的实施例的立体图。
[0031]图9是示出根据本发明的在化学机械研磨(CMP)栅极覆盖层之后的衬底的实施例的立体图；
[0032]图10是示出根据本发明的在蚀刻氧化物以并入邻近于鳍片的相对端部的自对准接触(SAC)线路后的衬底的实施例的立体图；
[0033]图11是示出根据本发明的用金属填充SAC后的衬底的实施例的立体图；
[0034]图12是示出根据本发明的在去除牺牲间隔件后的衬底的实施例的立体图。
[0035]图13是示出根据本发明的在气隙上沉积密封层之后的衬底的实施例的立体图。
[0036]图14是示出根据本发明的在密封层上执行CMP以创建气隙密封件之后的衬底的实施例的立体图；
[0037]图15是示出根据本发明的衬底、气隙密封件和在气隙密封件下方的间隙的实施例的立体剖视图；
[0038]图16是示出根据本发明的沉积之后的蚀刻停止层和ILD层的实施例的立体剖视图；以及
[0039]图17A-19是示