出根据本发明的在用以打开衬底至衬底的各子层的处理步骤之后的衬底的各种实施例的立体剖视图。
[0040]在附图中，参考数字可以被重复使用，以确定相似和/或相同的元件。
【具体实施方式】
[0041]本公开涉及具有气隙间隔件的FinFET器件和将气隙间隔件集成到FinFET器件中的方法。气隙间隔件在集成过程中使用牺牲间隔件形成。在自对准源极/漏极接触形成之后，牺牲间隔件随后被去除。气隙间隔件减少了 FinFET寄生电容。可以在不损失工艺窗口或放宽光刻覆盖要求的情况下实现低寄生电容。
[0042]现在参考图2-3，分别示出了浅沟槽间隔(STI)凹部蚀刻和形成虚设栅极之后的衬底。在图2中，衬底100包括ILD层110和多个鳍片114。ILD层110可以由低k电介质、掺杂的氧化物、可流动的氧化物、二氧化硅(S12)或其它合适的材料制成。在一些实施例中，多个鳍片114可由插入了 STI氧化物的硅(Si)制成。STI氧化物也可位于多个鳍片114的顶面上。
[0043]在图3中，虚设栅极118被沉积在多个鳍片114上并被蚀刻。在一些实施例中，虚设栅极118被布置在ILD层110上，并横向于多个鳍片114延伸。在一些实施例中，虚设栅极118由多晶硅制成。硬掩模层122可以被用于在蚀刻期间掩蔽虚设栅极118。
[0044]现在参考图4-5，分别为牺牲间隔件被沉积并被蚀刻以及虚设栅极被去除。在图4中，牺牲间隔件128被沉积在虚设栅极118的外表面周围并被蚀刻。在一些实施例中，牺牲间隔件128由氮化硅(SiN)制成。在图5中，ILD层132沉积在牺牲间隔件128周围。此夕卜，虚设栅极118和硬掩模层122通过蚀刻或灰化去除。在一些实施例中，形成虚设栅极118的硅相对于衬底100的氮化硅(SiN)和二氧化硅(S12)材料被选择性地蚀刻。
[0045]在图6中，示出了替代金属栅极(RMG)的形成。替代金属栅极(RMG) 138被沉积在虚设栅极118的之前的位置。在一些实施例中，RMG138具有高介电(HK)常数，预定厚度为介于I和1nm之间。在一些实施例中，RMG 138由下列材料制成:高介电常数材料，例如氧化铪(HfO2) ,HfS12、氧化铝(Al2O3)、氧化锆(ZrO2)或氧化钛(T12)之；金属功函数设定材料，诸如氮化钛(TiN)、氮化钛铝(TiAlN)、氮化钨(WNx)(其中，X是整数)、氮化碳钨(WCNx)、钴(Co)、或其它金属；以及体导电金属，如钨(W)、钴(Co)或铝(Al)和它们的合金。在一些实施例中，化学机械研磨(CMP)可以在RMG 138的沉积之后进行。在一些实施例中，在CMP后RMG 138的顶面与牺牲间隔件128以及ILD层132的顶面共面。
[0046]现在参考图7，RMG 138相对于氮化硅(SiN)和二氧化硅(S12)被选择性地和部分地蚀刻。更具体地说，RMG 138以相对于牺牲间隔件128和ILD层132的顶面向下的方向被部分地和选择性地蚀刻以在RMG138中创建凹部139。RMG 138的顶面141位于包括牺牲间隔件128和ILD层132的顶面的平面的下方。
[0047]现在参考图8-9，分别示出栅极覆盖层沉积和栅极覆盖层的化学机械研磨(CMP)。在图8中，栅极覆盖层144被沉积在RMG 138中的凹部和衬底100的顶面上。在一些实施例中，栅极覆盖层144可以由碳氧化硅(S1C)或其他合适的材料制成。在一些实施例中，栅极覆盖层144使用如在于2012年6月12日提交的标题为“S1C类膜的远程等离子体基沉积”的共同转让的美国专利申请N0.13/494836中描述的工艺进行沉积，所述申请的全部内容通过引用并入本文。在一些实施例中，栅极覆盖层144使用其中描述的远程等离子体工艺进行沉积。
[0048]在图9中，执行栅极覆盖层144的CMP以创建栅极覆盖层145到RMG 138上。在一些实施例中，在CMP之后栅极覆盖层145与牺牲间隔件128和ILD层132的顶面共面。
[0049]现在参考图10-12，分别示出了自对准接触(SAC)蚀刻，去除SAC填充和牺牲间隔件。在图10中，ILD层132的包围多个鳍片114的相对侧的区域被掩蔽并使用相对于栅极覆盖层和牺牲间隔件选择性地蚀刻ILD的蚀刻进行蚀刻以暴露多个鳍片114和创建自对准接触区域。在图11中，自对准接触区域用SAC材料152填充。在一些实施例中，SAC材料152包括金属层153或阻挡层153和沉积在阻挡层153上的金属层155。在一些实施例中，阻挡层153包括钛(Ti)和氮化钛(TiN)双层，金属层155包括钨(W)，但也可以使用其它材料，如WCNx用于阻挡，Co用于金属层。在图12中，牺牲间隔件128被去除。
[0050]例如，牺牲间隔件128的蚀刻可以是相对于其它暴露材料的氮化硅的选择性蚀亥|J。蚀刻可以是湿法或干法蚀刻。在一些实施例中，氮化硅使用在于2015年4月I日提交的标题为“在蚀刻氮化硅时实现超高选择性的方法”的共同转让的美国专利申请序列N0.14/676710中描述的方法进行蚀刻，所述申请的全部内容通过引用并入本文。在一些实施例中，氮化硅使用在于2015年10月15日提交的标题为“用于超高选择性氮化物蚀刻的系统和方法”的共同转让的美国专利临时申请序列N0.62/241827中描述的方法进行蚀刻，所述申请的全部内容通过引用并入本文。
[0051]现在参考图13-15，密封层被沉积在衬底上，执行CMP以创建气隙间隔件。在图13中，密封层156被沉积在衬底100的顶面上。在沉积过程中，在去除牺牲间隔件128之后创建的气隙159的上部由密封层156至少部分地填充。在一些实施例中，密封层156由ILD、二氧化硅(S12)、碳掺杂的二氧化硅，或碳氧化硅(S1C)制成。在一些实施例中，密封层156使用等离子体增强化学气相沉积(PECVD)沉积，但也可使用其他的沉积工艺。
[0052]在一些实施例中，密封层156包括使用等离子体增强化学气相沉积来沉积的SiCO，所述等离子体增强化学气相沉积如于2012年6月12日提交的标题为“S1C类膜的远程等离子体基沉积”的共同转让的美国专利申请N0.13/494836中描述的沉积，所述申请的全部内容通过引用并入本文。在一些实施例中，面包条效应(bread loaf effect)出现在气隙的顶部以夹断气隙。
[0053]在图14中，CMP用于去除位于衬底100的顶面上的密封层156的一部分以创建气隙密封157。在一些实施例中，CMP后气隙密封157的顶面与SAC 145和ILD层132的顶面是共面的。在图15中，示出了衬底的沿平行于多个鳍片114并与其隔离开的平面形成的横截面。气隙159位于气隙密封157的下方。
[0054]现在参考图16，蚀刻停止层164被沉积在衬底100的顶面上。在一些实施例中，蚀刻停止层164包括S1C，但也可以使用其它材料。在一些实施例中，S1C如在2012年6月12日提交的标题为“S1C类膜的远程等离子体基沉积”的共同转让的美国专利申请N0.13/494836中所描述的进行沉积，该申请的全部内容通过引用并入本文。ILD层166沉积在蚀刻停止层164上。
[0055]现在参考图17A-19，进行各种不同的蚀刻步骤，以打开衬底的不同部分。在图17A-17B中，示出各种蚀刻步骤的实施例。在图17A中，ILD层166被蚀刻以选择性地暴露蚀刻停止层164的部分190中的下伏层。在图17B中，蚀刻停止层164被蚀刻，以打开SAC145、气隙密封157、金属层155和ILD层132的部分用于进一步处理。
[0056]在图18A和18B中，ILD层166和蚀刻停止层164被蚀刻，以选择性地暴露衬底100的部分192中的下伏层。在图18B中，气隙密封157、金属层155和ILD层132的不同部分被打开用于进一步处理。
[0057]在图19中，ILD层166被图案化并蚀刻以暴露衬底100的部分198和200中的下伏层。气隙密封157、金属层155、RMG 138和ILD层132的一部分被打开用于进一步处理。可以理解的是，各种其他子层可被打开以用于进一步处理。
[0058]现在参考图20，示出了用于产生FinFET器件的气隙间隔件的方法300。在304，在衬底上设置ILD层和多个鳍片。在308，沉积虚设多晶硅栅极。在312，围绕虚设多晶硅栅极沉积牺牲间隔件，围绕牺牲间隔件沉积ILD层。在314，去除虚设多晶栅极。在320，沉积替代金属栅极(RMG)。在322，凹部被蚀刻进入(RMG)的一部分。在326，在RMG顶部上的凹部填充栅极覆盖层。在328，在栅极