半导体器件及其制造方法
【技术领域】
[0001]本发明的实施例涉及封装件及其制造方法，并且更具体地，涉及晶圆级芯片规模封装件(WLCSP)及其制造方法。
【背景技术】
[0002]集成电路是通常为硅的半导体材料块上的一组电子电路。通过包括成像、沉积和蚀刻的操作的前道工序制造半导体集成电路，并且通过掺杂和清洁来补充该前道工序。一旦完成前道工序，就制备晶圆以用于测试和封装。
[0003]已经开发了许多不同的封装技术，包括晶圆级封装技术。晶圆级封装技术是以晶圆形式完成的，并且在切割晶圆之后完成独立单元。当执行晶圆切割时，会出现碎裂、分层或微裂缝，这些会对晶圆的关键区域产生不利的影响。
【发明内容】
[0004]为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种半导体器件，包括:芯片衬底；模具，位于所述芯片衬底的上方；以及缓冲层，从外部嵌入所述芯片衬底与所述模具之间，其中，所述缓冲层的弹性模量小于所述模具的弹性模量，或所述缓冲层的热膨胀系数小于所述模具的热膨胀系数。
[0005]在该半导体器件中，所述芯片衬底包括有源区域和围绕所述有源区域的保护结构区域，所述缓冲层部分地覆盖所述保护结构区域。
[0006]在该半导体器件中，所述芯片衬底包括所述保护结构区域中的伪结构和介于所述有源区域与所述伪结构之间的密封环结构，所述缓冲层覆盖所述伪结构。
[0007]该半导体器件还包括:介电层，延伸至所述芯片衬底的有源区域和所述保护结构区域上方，其中，所述缓冲层通过间隙与所述介电层分离。
[0008]在该半导体器件中，所述间隙在5um至20um的范围内。
[0009]在该半导体器件中，所述缓冲层的厚度在5um至20um的范围内。
[0010]在该半导体器件中，所述缓冲层包括聚苯并恶唑。
[0011]根据本发明的另一方面，提供了一种半导体器件，包括:芯片衬底，包括接触焊盘、分离侧壁和所述接触焊盘上方的钝化层，所述钝化层包括连接至所述分离侧壁的表面；模具，位于所述芯片衬底的上方，所述模具包括分离侧壁；以及缓冲层，位于所述钝化层的表面上，其中，所述缓冲层将所述模具的侧壁与所述芯片衬底的侧壁分离，并且所述缓冲层的弹性模量小于所述模具的弹性模量，或所述缓冲层的热膨胀系数小于所述模具的热膨胀系数。
[0012]在该半导体器件中，所述芯片衬底包括有源区域和围绕所述有源区域的保护结构区域，所述缓冲层部分地覆盖所述保护结构区域。
[0013]在该半导体器件中，所述芯片衬底包括所述保护结构区域中的伪结构和介于所述有源区域与所述伪结构之间的密封环结构，所述缓冲层覆盖所述伪结构。
[0014]该半导体器件还包括:介电层，延伸至所述芯片衬底的有源区域和所述保护结构区域上方，其中，所述缓冲层通过间隙与所述介电层分离。
[0015]在该半导体器件中，所述间隙在5um至20um的范围内。
[0016]在该半导体器件中，所述缓冲层的厚度在5um至20um的范围内。
[0017]在该半导体器件中，所述缓冲层包括聚苯并恶唑。
[0018]根据本发明的又一方面，提供了一种制造半导体器件的方法，包括:接收衬底，其中，所述衬底包括至少一个芯片区域和邻近所述芯片区域的至少一条划线，并且每一个芯片区域都包括有源区域；设置至少覆盖所述划线的缓冲层；在所述每一个芯片区域上方设置包括开口的介电层；将凸块材料设置到所述介电层的开口上，并且将所述凸块材料电连接至所述有源区域；在所述衬底上方形成模具，并且所述模具覆盖所述缓冲层，其中，所述缓冲层的弹性模量小于所述模具的弹性模量，或所述缓冲层的热膨胀系数小于所述模具的热膨胀系数；以及沿着所述划线切割所述衬底。
[0019]在该方法中，每一个芯片区域都包括保护结构区域，并且所述缓冲层部分覆盖所述保护结构区域。
[0020]在该方法中，设置缓冲层与设置介电层同时进行。
[0021]在该方法中，所述介电层通过在5um至20um的范围内的间隙远离所述缓冲层。
[0022]该方法还包括:在所述介电层上形成钝化后衬里，以将所述凸块材料与所述有源区域连接，并且在所述钝化后衬里上方设置另一层介电层。
[0023]在该方法中，设置另一层介电层与所述设置缓冲层同时进行。
【附图说明】
[0024]当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各个方面。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
[0025]图1是示出根据一些实施例的模制衬底的一部分的截面图。
[0026]图2是示出了根据一些实施例的半导体器件的截面图。
[0027]图3是根据一些实施例的另一个半导体器件的截面图。
[0028]图4是根据一些实施例的关于制造半导体器件的方法的流程图。
[0029]图5是示出根据一些实施例的另一个模制衬底的一部分的截面图。
[0030]图6是根据一些实施例的关于制造半导体器件的另一种方法的另一个流程图。
[0031]图7是根据一些实施例的关于制造半导体器件的又一种方法的又一个流程图。
【具体实施方式】
[0032]以下公开内容提供了许多不同实施例或实例，用于实现本发明的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括附加部件形成在第一部件和第二部件之间，使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0033]此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语以描述如图中所示的一个元件或部件与另一元件或部件的关系。除图中所示的方位之外，空间关系术语旨在包括使用或操作过程中的器件的不同的方位。装置可以以其它方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述可以同样地作相应地解释。
[0034]图1是示出根据一些实施例的模制衬底的一部分的截面图。图2是示出根据一些实施例的半导体器件的截面图。
[0035]衬底1包括设置有集成电路的正面和由块状半导体材料或块状硅形成的背面。正面包括多个有源区域11，每一个有源区域都具有对应的集成电路。通过包括沉积、去除、图案化和改变电气特性的多种工艺来构建正面。沉积生长、涂覆或其他的方法(包括物理汽相沉积、化学汽相沉积、电化学沉积、分子束外延和原子层沉积)将材料设置在衬底1上。例如，包括蚀刻工艺和化学机械平坦化的去除工艺从衬底去掉材料。沉积材料的图案化的形状或改变包括掩蔽沉积材料的区域和去除沉积材料中的不期望的部分。改变电气特性工艺通过扩散炉或离子注入来注入掺杂剂材料。
[0036]在一些实施例中，衬底1包括硅。在一些实施例中，衬底1包括硅晶圆、绝缘体上硅(SOI)衬底或硅锗衬底。在一些实施例中，衬底1包括多层或梯度衬底(gradientsubstrate)。在一些实施例中，集成电路包括电子电路，诸如二极管、电阻器、电容器、熔丝、电感器、有源器件、无源器件、微机电系统组件或光学元件。在一些实施例中，集成电路执行与存储结构、处理结构、传感器、放大器、功率分布和输入/输出电路的功能类似的功能。
[0037]衬底1包括被切割道或划线12分离的水平延伸的芯片区域10。在一些实施例中，衬底1分别包括有源区域11中的接触焊盘112和接触焊盘112上方的钝化层111。形成钝化层111以作为衬底1的顶部，并且通过钝化层111中形成的对应的开口 113将接触焊盘112暴露到衬底1的外部，以连接至凸块材料19。钝化层111可以覆盖接触焊盘112的边缘。在一些实施例中，接触焊盘112包括铜(Cu)和/或铝(A1)但不限于上述材料。钝化层111由介电材料制成。在一些实施例中，钝化层111由氧化硅、氮化硅、氮氧化硅、未掺杂的硅酸盐玻璃(USG)或它们的组合形成，但不限于上述材料。
[0038]提供划线12，以用锯来切割衬底1而没有损坏集成电路。划线12的宽度小，通常在约50um至约240um的范围内。每一个芯片区域10都可以包括保护结构区域13。保护结构区域13可以围绕对应的有源区域11。保护结构区域13可以位于芯片区域10的外围。划线12在两个相邻的芯片区域10的区域13之间延伸。在区域13中，形成至少一个结构14或15，以保护对应的有源区域11中的电路防止显影液水分劣化(developing moisturedegradat1n)、离子污染、半导体芯片或器件中的裂缝或延伸进有源区域11的裂缝。至少一个结构14或15也可以形成为散热路径。至少一个结构14或15可以位于钝化层111的下面。至少一个结构14或15可以包括水平延伸的组件。至少一个结构14或15还可以包括与水平延伸