的组件互连的垂直延伸的组件。
[0039]在一些实施例中，至少一个结构14或15包括对应的有源区域11与对应的划线12之间的密封环结构。密封环结构可以连续地或不连续地形成为围绕有源区域11。密封环结构可以在整个密封环结构中由相同的材料形成，或在密封环结构中的不同部分用不同的材料形成。
[0040]在一些实施例中，至少一个结构14或15包括多个密封环结构，其中多个密封环结构没有形成为连续地围绕有源区域11，或至少一个密封环结构连续地围绕有源区域11。多个密封环结构可以彼此相互分离或多个密封环结构中至少两个连接或接合。多个密封环结构可以在结构上类似或不同。多个密封环结构可以由类似的材料形成，或一个密封环结构的一部分的材料不同于其他环结构的对应部分的材料。
[0041]在一些实施例中，至少一个结构14或15包括至少一个密封环结构15和至少一个伪结构14。至少一个伪结构14连续地或不连续地形成为围绕有源区域11，并且至少一个密封环结构15连续地或不连续地形成在至少一个伪结构14与有源区域11之间。密封环结构15可以保护对应的有源区域11以防止外部环境的影响。伪结构14可以是牺牲密封环结构，以保护内部的密封环结构15防止在切割操作期间出现裂缝所造成的损害。伪结构14和密封环结构15在结构或材料上可以类似或不同。
[0042]整个密封环结构15可以由相同的材料或不同的材料形成。密封环结构15包括金属组件，该金属组件由金属线151和导电通孔152形成。金属线151和导电通孔152形成在介电层中。金属线151和导电通孔152可以是互连的。可以在不同层中形成金属线151。可以通过至少一个导电通孔152连接两个相邻层的金属线151。密封环结构15可以由任何合适的材料形成，或者由铜、铝、钛、钨、多晶硅、硅、硅化物中的至少一种材料和它们的组合或合金形成。至少一部分导电通孔152是垂直对齐的。在一些实施例中，不同层之间的至少一组通孔152连接，以形成垂直定向的圆柱，从而进一步地加强芯片区域10的强度。
[0043]伪结构14可以由相同的材料或不同的材料形成。伪结构14可以包括金属组件。在一些实施例中，金属组件包括导电通孔142。在一些实施例中，金属组件包括导电通孔142和与至少一部分导电通孔142互连的金属线141。可以在不同层中形成金属线141。可以通过至少一个导电通孔142连接相邻层的两条金属线141。至少一部分导电通孔142是垂直对齐的。不同层之间的至少一组导电通孔142用于形成圆柱。在一些实施例中，圆柱可以不连接至金属线141。伪结构14可以由任何合适的材料形成，或者由铜、铝、钛、钨、多晶硅、硅、硅化物中的至少一种材料和它们的组合或合金形成。
[0044]在一些实施例中，至少一个结构14或15包括密封环结构15和伪结构14。密封环结构15可以是类似的或不同的。伪结构14可以是类似的或不同的。密封环结构15可以是分离的或连接的。伪结构14可以是分离的或连接的。相邻的密封环结构15和伪结构14可以是分离的或连接的。
[0045]如图2所示，在一些实施例中，衬底1包括层间介电层16和块状硅17。在块状硅17上方形成层间介电层16，并且在层间介电层16上方形成伪结构14和密封环结构15。在一些实施例中，在层间介电层16中形成至少一个导电通孔143，并且该导电通孔将伪结构14与块状硅17连接。在一些实施例中，伪结构14的圆柱连接至层间介电层16中的导电通孔143。在一些实施例中，层间介电层16上的金属线141连接至导电通孔143。
[0046]参考图1，在一些实施例中，可以在衬底1中和对应的划线12内形成PCM(工艺控制监控)测试结构18。可以去除PCM测试结构18上方的钝化层111，以允许用于测试的外部访问。
[0047]参考图1，在钝化层111上和每一个芯片区域10上方形成介电层20，该介电层20被图案化为具有开口，以暴露对应的接触焊盘112。UBM(Under Bump Metallurgies，凸块下金属化层)提供附着层、扩散阻挡层或焊料润湿层，该UBM设置为与介电层20的开口相对应。每一个UBM都与对应的接触焊盘112接触，并且延伸至围绕对应的开口的介电层20的区域的上方。将凸块材料19设置在UBM上方，并且可以通过回流工艺将凸块材料19变成球形，或者凸块材料19包括焊球，其中，通过模板掩模的开口将该凸块材料相应地设置在UBM上，然后通过回流工艺将该凸块材料与UBM接合。在一些实施例中，介电层20是聚合物，该聚合物可以包括苯并环丁烯(BCB)、聚苯并恶唑(PBO)、聚酰亚胺(PI)或环氧树脂。在一些实施例中，UBM包括以下材料中的至少一层:钯、钼、钛、氮化钛、钽、氮化钽、铬、钨、钒、铜、铝、银、金或镍，但不限于上述材料。在一些实施例中，凸块材料19包括无铅预焊层、SnAg或包括锡、铅、银、铜、镍、铋或它们的组合的合金的焊接材料。
[0048]如图1所示，在划线12上方设置缓冲层21。缓冲层21可以覆盖划线12。缓冲层21可以在芯片区域10的外围的上方延伸。当芯片区域10包括至少一个保护结构时，缓冲层21可以在保护结构区域13的上方延伸。缓冲层21可以覆盖保护结构区域13的至少一部分。在一些实施例中，每一个芯片区域10的区域13都包括一个密封环结构15和一个伪结构14。该伪结构14位于该密封环结构15与对应的划线12之间，并且该伪结构14位于缓冲层21的下面。在一些实施例中，每一个芯片区域10的区域13都包括多个密封环结构15和多个伪结构14。该多个伪结构14位于该多个密封环结构15与对应的划线12之间，并且该多个伪结构14还位于缓冲层21的下面。在一些实施例中，每一个芯片区域10的区域13都包括多个密封环结构15和多个伪结构14。该多个伪结构14位于该多个密封环结构15与对应的划线12之间，并且一个密封环15的至少一部分和多个伪结构14位于缓冲层21的下面。
[0049]在一些实施例中，在有源区域11上方形成介电层20，并且介电层20包括延伸至通过间隙200与对应的缓冲层21分离的位置处的至少一部分。在一些实施例中，间隙200在5um至20um的范围内。在其他的实施例中，介电层20连接至缓冲层21。
[0050]在一些实施例中，在有源区域11上方同时形成缓冲层21和介电层20，然后通过间隙200将缓冲层21与介电层20分离，该间隙200在5um至20um的范围内。
[0051]在一些实施例中，介电层20形成在有源区域11上方以及保护结构区域13的一部分上方，并且通过间隙200将该介电层20与缓冲层21分离，该间隙200在5um至20um的范围内。
[0052]将缓冲层21与至少在有源区域11上方的介电层20分离的间隙200可以作为裂缝停止部(crack stop)，使得裂缝不会被传播到介电层20中。
[0053]在一些实施例中，介电层20和缓冲层21具有相同的材料。在一些实施例中，介电层20和缓冲层21具有不同的材料。
[0054]参考图1，在衬底1上方形成模具22，以为有源区域11提供保护。模具22可以由粉末形式或流体形式的模塑料形成。在一些实施例中，模塑料包括环氧树脂，但不限于上述材料。
[0055]缓冲层21设置在模具22和衬底1之间，并且缓冲层21用于减少从模具22施加至IJ衬底1上的压力的缓冲，使得在切割衬底1时，防止通过碎裂而引起的裂缝的出现。缓冲层21可以是聚合物。缓冲层21可以是环氧树脂。在一些实施例中，缓冲层21比模具22软。在一些实施例中，缓冲层21具有的弹性模量小于模具22的弹性模量。在一些实施例中，缓冲层21包括聚苯并恶唑。
[0056]缓冲层21还可以用作缓冲，以减轻由模具22和衬底1的钝化层111或衬底1的钝化层111的子层的热膨胀系数之间的显著偏差而引起的压力。在一些实施例中，缓冲层21的热膨胀系数小于模具22的热膨胀系数。在一些实施例中，缓冲层21的热膨胀系数介于模具22的热膨胀系数和衬底1的钝化层111或衬底1的钝化层111的子层的热膨胀系数之间。在一些实施例中，钝化层111的子层包括氮化硅。在一些实施例中，钝化层111的子层包括USG。
[0057]缓冲层21包括允许缓冲层21用作缓冲的厚度，以减轻从模具22施加到衬底1上的压力。在一些实施例中，缓冲层21的厚度在5um至20um的范围内。在一些实施例中，缓冲层21和介电层20 —起形成，使得缓冲层21的厚度与介电层20的厚度类似。在一些实施例中，缓冲层21的厚度不同于介电层20的厚度。
[0058]参考图1和图2，在切割操作期间，沿着划线12应用切割工具，以产生多个半导体器件3和半导体器件3的分离侧壁31。每一个切下来的半导体器件3都包括与衬底1分离的芯片衬底lc、与模具22分离的模具22c和与缓冲层21分离的缓冲层21c。由于切割工具切割模具22、缓冲层21和衬底1，随后，分离侧壁31示出由芯片衬底lc、模具22c和缓冲层21c形成的分层结构，其中缓冲层21c从外部嵌入芯片衬底lc和模具22c之间。
[0059]在一些实施例中，芯片衬底lc包括芯片衬底lc的顶部上的钝化层111c。在钝化层111c上方或直接在钝化层111c上形成缓