封装结构及其制法
【技术领域】
[0001 ] 本发明有关一种封装结构，尤指一种嵌埋电子元件的封装结构及其制法。
【背景技术】
[0002]随着半导体封装技术的演进，于智慧型手机、平板、网络、笔记型电脑等产品中，半导体装置(Semiconductor device)已开发出不同的封装型态,而该半导体装置主要通过在一封装基板(package substrate)装置晶片,且将晶片电性连接在该封装基板上，接着再以胶体进行封装；而为降低封装高度，遂有将晶片嵌埋在一封装基板中，而此种封装件能缩减整体半导体装置的体积并提升电性功能，遂成为一种封装的趋势。
[0003]图1A至图1D为现有封装结构1的制法的剖视示意图。
[0004]如图1A所示，提供一具有贯穿的开口 130的核心板13，于该核心板13的上、下两侧具有多个内层线路11与一铜窗110，且于该核心板13中形成多个导电柱12，以电性连接上、下两侧的内层线路11。
[0005]如图1B所示，于该核心板13底侧设置一承载板10，如聚酰亚胺(Polyimide，简称PI)胶带，以将一具有多个电极垫180的半导体晶片18容置于该开口 130中，且该半导体晶片18设于该承载板10上。通过该铜窗110的设计，可避免该半导体晶片18接触该内层线路11。
[0006]如图1C所示，于该核心板13上侧及半导体晶片18上压合一介电材料，使该介电材料填入该开口 130的孔壁与半导体晶片18之间的间隙中，再移除该承载板10，之后压合另一介电材料于该核心板13下侧，使两介电材料形成一介电材料层16。
[0007]如图1D所示，于该介电材料层16的上、下侧分别形成一线路层14，且该线路层14具有位于该介电材料层16中并电性连接该电极垫180与内层线路11的导电体15。
[0008]然而，现有封装结构1的制法中，因使用该铜窗110作阻隔层，会减少该内层线路11的布线区域，且以0)2激光形成该开口 130，会增加激光制程与成本，并使该核心板13的有机玻纤露出，因而导致影响该半导体晶片18置放良率与品质。
[0009]此外，需使用激光制程制作盲孔(即该导电体15的位置)或通孔(即该导电柱12的位置)，所以仅能制作圆形孔型，且孔型不佳。
[0010]另外，使用PI胶带(该承载板10)固定该半导体晶片18，不仅需增加贴胶带与撕胶带制程，且增加胶带耗材与设备成本。
[0011]另外，需经过两次介电材料的制作，再进行压合以形成该介电材料层16，所以需进行预压制程与固化(Cure)压合制程，不仅增加制程时间与成本，且导致该半导体晶片18产生偏移(甚至旋转)，因而不易准确定位于该开口 130中，以致于该半导体晶片18的电极垫180不易与该导电体15精准对应，而容易产生电性连接的品质不良或失效的情况，导致降低产品的良率。
[0012]图1A’至图1D’为另一现有封装结构1’的制法的剖视示意图。
[0013]如图1A’所示，于一如铜箔基板的承载板10上形成一第一线路层11’，且将一无源元件18’，如积层陶瓷电容器(Mult1-layer Ceramic Capacitor,简称MLCC)通过绝缘胶材180’固定于该第一线路层11’上。
[0014]如图1B’所示，将一具有贯穿的开口 130的第一介电材料层13’设于该承载板10上，且该无源元件18’容置于该开口 130中。
[0015]如图1C’所示，于该第一介电材料层13’上侧及该无源元件18’上压合第二介电材料层，且该第二介电材料层填入于该开口 130的孔壁与无源元件18’之间的间隙中，使该第一介电材料层13’与该第二介电层热压形成一介电材料包覆层16’，以将该无源元件18’与该第一线路层11’固定于该介电材料包覆层16’中。
[0016]如图1D’所示，于该介电材料包覆层16’的上侧上形成第二线路层14’，且该第二线路层14’具有位于该介电材料包覆层16’中并电性连接该无源元件18’的导电体15。接着，移除该承载板10以外露该第一线路层11’。
[0017]现有封装结构1’的制法中，因使用铜箔基板作该承载板10，所以容易产生分层，而造成结构损坏，且需使用激光制程制作盲孔(即该导电体15的位置)，所以仅能制作圆形孔型，且孔型不佳。
[0018]此外，使用非导电材与点胶方式粘着该无源元件18’，由于点胶的胶粒直径大于200um，所以每次点胶的粒径误差极大，因而不易控制，导致该绝缘胶材180’容易扩流至其它区域，以致于该第一线路层11’的各线路间易受胶材粘着，而有信赖度的风险。
[0019]又，需经过两次介电材料层的制作，再进行压合以形成该介电材料包覆层16’，所以该第一介电材料层13’与该第二介电材料层两者的置放容易错位，不仅增加制程时间与成本，且该无源元件18’置放后而于烘烤该介电材料包覆层16’之前，该无源元件18’并未固定，所以该无源元件18’容易偏移，而造成良率损失。
[0020]另外，使用该导电体15对该无源元件18’作单侧的电性导通，会增加电性路径及信号损失的风险，且使用铜电极MLCC做为该无源元件18’，其非一般封装界使用的元件，所以成本极高。
[0021]因此，如何避免现有技术中的种种缺失，实已成为目前亟欲解决的课题。
【发明内容】
[0022]鉴于上述现有技术的种种缺失，本发明提供一种封装结构及其制法，不需堆叠或压合已开口的基材，使该电子元件不会受压迫而位移，以减少良率损失。
[0023]本发明的封装结构，其特征为包括:一第一绝缘层，其具有相对的第一表面及第二表面；一第一线路层，其结合于该第一绝缘层的第一表面；多个第一导电体，其设于该第一绝缘层中并电性连接该第一线路层；一第二线路层，其设于该第一绝缘层的第二表面上并通过该多个第一导电体电性连接该第一线路层；多个第二导电体，其设于该第二线路层上；一第二绝缘层，其设于该第一绝缘层的第二表面上并包覆该第二线路层与该多个第二导电体，且该第二绝缘层上具有至少一开口，以令该第二线路层的部分表面外露于该开口 ；以及至少一电子元件，其设于该开口中并电性连接该第二线路层。
[0024]本发明还提供一种封装结构的制法，其特征为包括:于一承载板上形成第一线路层；于该第一线路层上形成多个第一导电体；于该承载板上形成一具有相对的第一表面及第二表面的第一绝缘层，以令该第一绝缘层包覆该第一线路层与该多个第一导电体，且该第一绝缘层通过其第一表面结合至该承载板上；于该第一绝缘层的第二表面上形成第二线路层，以令该第二线路层通过该多个第一导电体电性连接该第一线路层；于该第二线路层上形成多个第二导电体；于该第一绝缘层的第二表面上形成第二绝缘层，以令该第二绝缘层包覆该第二线路层与该多个第二导电体；于该第二绝缘层形成至少一开口，以令该第二线路层的部分表面外露于该开口 ；以及于该开口中设置至少一电子元件，且该电子元件电性连接该第二线路层。
[0025]由上可知，本发明封装结构及其制法，先形成两层线路布设，再于第二绝缘层上形成开口，以有效利用该多个第二导电体以外的无效区域制作该开口，而有效使用立体空间，不仅能缩小封装后整体体积与增加该第二线路层的布线应用，且可增加电性与信号稳定。
[0026]此外，本发明未使用核心板，因而更能缩小整体基板尺寸，以提升布线使用率。
[0027]另外，本发明不需堆叠或压合已开口的基材，所以该电子元件不会受压迫而位移，因而能有效定位该电子元件，以减少良率损失。
【附图说明】
[0028]图1A至图1D为现有封装结构的制法的剖视示意图；
[0029]图1A’至图1D’为现有封装结构的另一制法的剖视示意图；
[0030]图2A至图2G为本发明的封装结构的制法的剖视示意图；其中，图2F’及图2F”为图2F的其它不同实施例，图2G’及图2G”为图2G的其它不同实施例；以及
[0031]图3为本发明的封装结构的另一实施例的剖视示意图。
[0032]其中，附图标记说明如下:
[0033]1，1’，2，3 封装结构
[0034]10，20 承载板
[0035]11内层线路
[0036]11’，21 第一线路层
[0037]110 铜窗
[0038]12导电柱
[0039]13核心板
[0040]13’