第一介电材料层
[0041]130，260，260，开口
[0042]14线路层
[0043]14’，24，24’，24”，34 第二线路层
[0044]15导电体
[0045]16介电材料层
[0046]16’介电材料包覆层
[0047]18半导体晶片
[0048]18’无源元件
[0049]180电极垫
[0050]180’绝缘胶材
[0051]20承载件
[0052]21a，24a，24a，，24a” 表面
[0053]210电性连接垫
[0054]211，241，341 导电迹线
[0055]22第一导电体
[0056]22a 端面
[0057]23第一绝缘层
[0058]23a 第一表面
[0059]23b 第二表面
[0060]240，340电性接触垫
[0061]25第二导电体
[0062]26第二绝缘层
[0063]260a 底面
[0064]27 阻层
[0065]270 开口区
[0066]28, 28，，28a, 28b 电子元件
[0067]280导电材料
[0068]29导电元件。
【具体实施方式】
[0069]以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。
[0070]须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用于配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用于限定本发明可实施的限定条件，所以不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“下”、“第一”、“第二”及“一”等用语，也仅为便于叙述的明了，而非用于限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
[0071]图2A至图2F为本发明的封装结构2的制法的剖视示意图。
[0072]如图2A所示，通过图案化制程于一承载板20上形成一第一线路层21，再于该第一线路层21上形成多个第一导电体22。
[0073]于本实施例中，该承载板20为基材，例如铜箔基板或其它板体，并无特别限制。
[0074]此外，该第一线路层21包含多个电性连接垫210与多个导电迹线211，且该第一导电体22为导电柱，如铜柱。
[0075]如图2B所不，于该承载板20上形成一具有相对的第一表面23a及第二表面23b的第一绝缘层23，以令该第一绝缘层23包覆该第一线路层21与该多个第一导电体22，且该第一绝缘层23通过其第一表面23a结合至该承载板20上。
[0076]于本实施例中，该多个第一导电体22的一端面22a外露于该第一绝缘层23的第二表面23b。
[0077]此外，该第一线路层21的表面21a齐平该第一绝缘层23的第一表面23a。
[0078]另外,该第一绝缘层23以压合或铸模(molding)方式制作。
[0079]如图2C所不，于该第一绝缘层23的第二表面23b上形成一第二线路层24,以令该第二线路层24通过该多个第一导电体22电性连接该第一线路层21。接着，于该第二线路层24上形成多个第二导电体25，再于该第一绝缘层23的第二表面23b上形成一第二绝缘层26，以令该第二绝缘层26包覆该第二线路层24与该多个第二导电体25。
[0080]于本实施例中，该第二线路层24包含多个电性接触垫240与多个导电迹线241，且该多个电性接触垫240与该导电迹线241直接连接该多个第一导电体22。
[0081]此外，该第二导电体25为导电柱，如铜柱，且该第二导电体25的一端面外露于该第二绝缘层26。
[0082]又,该第二绝缘层26以压合或铸模(molding)方式制作。
[0083]如图2D所示，形成一如光阻的阻层27于该第二绝缘层26上，且该阻层27具有至少一开口区270，以令该第二绝缘层26的部分表面外露于该开口区270。接着，于该开口区270中的第二绝缘层26上形成至少一开口 260，令该第二线路层24的部分表面(即该多个电性接触垫240)外露于该开口 260。
[0084]于本实施例中，该开口 260以如研磨法(pumice)的研磨方式制作或以激光烧灼方式制作，并非采用传统铣刀成型方式制作，所以可缩小该开口 260于转弯处的导角(如底面处、开口处)。
[0085]此外，该第二线路层24的表面24a齐平该开口 260的底面260a。
[0086]又，该多个电性接触垫240未受激光或铣刀、钻针破坏而凹陷，所以该多个电性接触垫240能保持表面完整。
[0087]如图2E所示，移除该阻层27。于本实施例中，该第二导电体25的一端面外露于该第二绝缘层26，因而无需于该第二导电体25上制作接触垫，以有效利用各该第二导电体25之间的空间而形成该开口 260。
[0088]如图2F所示，移除该承载板20，且于该开口 260中设置至少一电子元件28，因而该电子元件28不会包覆于该第一绝缘层23或第二绝缘层26中，并使该电子元件28电性连接该第二线路层24的电性接触垫240。本发明的制法未使用传统铣刀成型方式，所以可缩小该电子元件28与该开口 260的孔壁间的距离。
[0089]于本实施例中，该电子元件28可为有源元件、无源元件或其二者组合，且该有源元件例如半导体元件(如晶片)，而该无源元件例如电阻、电容及电感。其中，第2F图所示的电子元件28为无源元件，如多层陶瓷电容器(Mult1-layer Ceramic Capacitor,简称MLCC)，且该电子元件28使用现行封装界的焊锡制程制作，而无需使用较高成本的铜电极，以降低成本。
[0090]此外，该电子元件28通过印刷或点胶等的导电材料280 (如焊料或导电胶)固接并电性连接于该多个电性接触垫240上，且通过限制各该电性接触垫240的尺寸或形状，以防止胶材扩散至相邻的电性接触垫240。
[0091]又，于另一实施例中，如图2F’所示，该电子元件28’为有源元件，且各该电性接触垫240间可依需求增设线路，以对应该电子元件28’的接点。
[0092]另外，如图2F”所示，可于该开口 260’内形成高低不等的平面，即该开口 260’内为阶梯状，以于不同高度的阶面上设置多个电子元件28a，28b而增加立体空间使用率，例如，其中一电子元件28a为无源元件，而另一电子元件28b为有源元件。
[0093]如图2G所示，形成多个如焊球的导电元件29于该第二绝缘层26上，且该多个导电元件29电性连接该多个第二导电体25，以通过该多个导电元件29堆叠结合其它电子装置(图略)。
[0094]于本实施例中，通过该多个导电元件29的设计以增加利用空间，所以于后续堆叠制程时，该电子元件28不会碰撞其它电子装置。
[0095]于其它实施例中，依孔深设计，该第二线路层24’的表面24a’高于该开口 260的底面260a，如图2G’所示；或者，该第二线路层24”的表面24a”低于该开口 260的底面260a，如图2G”所示的嵌埋式线路。
[0096]另外，如图3所示，该第二线路层34的电性接触垫340通过该导电迹线341间接连接该第一导电体22，也就是该电性接触垫340并未直接连接该第一导电体22。
[0097]本发明封装结构2的制法中，利用各该第二导电体25之间的无效区域制作开口260，以有效使用立体空间，不仅缩小封装后整体体积(如厚度)与增加该第二线路层24的布线应用，且可增加电性与信号稳定。
[0098]此外，相较于现有使用玻璃纤维作为介电材料内埋兀件结构，本发明未使用核心板，因而更能缩小整体基板尺寸，以改善于有限空间内的布线使用率。
[0099]又，本发明不需堆叠或压合已开口的基材，所以该电子元件28不会受压迫而位移，因而能有效定位该电子元件28，以减少良率损失。
[0100]另外，传统电路板与球栅阵列封装(Ball Grid Array,简称BGA)等