电路板制程需使用多张介电材料层压合才能完成内埋式元件制程，因而该内埋式元件的高度与该介电层的厚度会产生配合不易等问题。若使用凹槽(cavity)方式内埋电子元件，常见开口制程利用机械式成型机与铣刀等工具，所以每一凹槽需将每一介电材料层进行开口，因而耗时长，且物料成本增加。若使用本发明进行内埋元件，只需使用一般表面粘着技术(SurfaceMount Technology,简称SMT)的封装流程，再以铸模(molding)方式一次完成，所以无需使用多张介电材料层与进行多次开口制程。若外层开口制程(如该开口 260)因使用本发明制程材料特性，因而可用一次性生产或整面性生产，如研磨法(pumice)，借以缩短生产时程与成本，此方式为传统电路板或BGA等电路板所无法制作出的。
[0101]本发明还提供一种封装结构2，3，包括:一第一绝缘层23、一第一线路层21、多个第一导电体22、一第二线路层24，34、多个第二导电体25、一第二绝缘层26、以及至少一电子元件28。
[0102]所述的第一绝缘层23具有相对的第一表面23a及第二表面23b。
[0103]所述的第一线路层21结合于该第一绝缘层23的第一表面23a。例如，该第一线路层21嵌埋于该第一绝缘层23的第一表面23a且齐平该第一表面23a。
[0104]所述的第一导电体22为导电柱，其设于该第一绝缘层23中并连通该第二表面23b且电性连接该第一线路层21。
[0105]所述的第二线路层24，34设于该第一绝缘层23的第二表面23b上并通过该多个第一导电体22电性连接该第一线路层21。
[0106]所述的第二导电体25为导电柱，其设于该第二线路层24上。
[0107]所述的第二绝缘层26设于该第一绝缘层23的第二表面23b上并包覆该第二线路层24与该多个第二导电体25，且该第二绝缘层26上具有至少一开口 260，以令该第二线路层24的部分表面外露于该开口 260。
[0108]所述的电子元件28设于该开口 260中并电性连接该第二线路层24。例如，该电子元件28, 28’，28a, 28b为有源元件、无源元件或其二者组合。
[0109]于一实施例中，该第二线路层24, 24’的表面24a,24a’高于或齐平该开口 260的底面260a。
[0110]于一实施例中，该第二线路层24”的表面24a”低于该开口 260的底面260a。
[0111]于一实施例中，该第二线路层24，34包含多个电性接触垫240，340与电性连接该电性接触垫240，340的多个导电迹线241，341，且该多个电性接触垫240，340结合并电性连接该电子元件28。其中，该电性接触垫240连接该第一导电体22 ;或者，该电性接触垫340未连接该第一导电体22，且该导电迹线341连接该第一导电体22。
[0112]于一实施例中，该开口 260’内为阶梯状。
[0113]于一实施例中，所述的封装结构2还包括设于该第二绝缘层26上的多个导电元件29，其电性连接各该第二导电体25。
[0114]上述实施例仅用于例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。
【主权项】
1.一种封装结构，其特征为包括: 一第一绝缘层，其具有相对的第一表面及第二表面； 一第一线路层，其结合于该第一绝缘层的第一表面； 多个第一导电体，其设于该第一绝缘层中并电性连接该第一线路层； 一第二线路层，其形成于该第一绝缘层的第二表面上并通过该多个第一导电体电性连接该第一线路层； 多个第二导电体，其设于该第二线路层上； 一第二绝缘层，其形成于该第一绝缘层的第二表面上并包覆该第二线路层与该多个第二导电体，且该第二绝缘层上具有至少一开口，以令该第二线路层的部分表面外露于该开口 ；以及 至少一电子元件，其设于该开口中并电性连接该第二线路层。2.如权利要求1所述的封装结构，其特征为，该第一线路层嵌埋于该第一绝缘层的第一表面。3.如权利要求1所述的封装结构，其特征为，该第一导电体为导电柱。4.如权利要求1所述的封装结构，其特征为，该第二导电体为导电柱。5.如权利要求1所述的封装结构，其特征为，该第二线路层的表面高于或齐平该开口的底面。6.如权利要求1所述的封装结构，其特征为，该第二线路层的表面低于该开口的底面。7.如权利要求1所述的封装结构，其特征为，该第二线路层包含多个电性接触垫与多个导电迹线，且该多个电性接触垫结合并电性连接该电子元件。8.如权利要求7所述的封装结构，其特征为，该电性接触垫连接该第一导电体。9.如权利要求7所述的封装结构，其特征为，该电性接触垫未连接该第一导电体，且该导电迹线连接该第一导电体。10.如权利要求1所述的封装结构，其特征为，该开口内为阶梯状。11.如权利要求1所述的封装结构，其特征为，该电子元件为有源元件、无源元件或其二者的组合。12.如权利要求1所述的封装结构，其特征为，该封装结构还包括设于该第二绝缘层上的多个导电元件，其电性连接各该第二导电体。13.—种封装结构的制法，其特征为包括: 于一承载板上形成第一线路层； 于该第一线路层上形成多个第一导电体； 于该承载板上形成一具有相对的第一表面及第二表面的第一绝缘层，以令该第一绝缘层包覆该第一线路层与该多个第一导电体，且该第一绝缘层通过其第一表面结合至该承载板上； 于该第一绝缘层的第二表面上形成第二线路层，以令该第二线路层通过该多个第一导电体电性连接该第一线路层； 于该第二线路层上形成多个第二导电体； 于该第一绝缘层的第二表面上形成一第二绝缘层，以令该第二绝缘层包覆该第二线路层与该多个第二导电体； 于该第二绝缘层形成至少一开口，以令该第二线路层的部分表面外露于该开口 ；以及 于该开口中设置至少一电子元件，且令该电子元件电性连接该第二线路层。14.如权利要求13所述的封装结构的制法，其特征为，该第一线路层的表面齐平该第一绝缘层的第一表面。15.如权利要求13所述的封装结构的制法，其特征为，该第一导电体为导电柱。16.如权利要求13所述的封装结构的制法，其特征为，该第二导电体为导电柱。17.如权利要求13所述的封装结构的制法，其特征为，该第二线路层的表面高于或齐平该开口的底面。18.如权利要求13所述的封装结构的制法，其特征为，该第二线路层的表面低于该开口的底面。19.如权利要求13所述的封装结构的制法，其特征为，该第二线路层包含多个电性接触垫与多个导电迹线，且该多个电性接触垫结合并电性连接该电子元件。20.如权利要求19所述的封装结构的制法，其特征为，该电性接触垫连接该第一导电体。21.如权利要求19所述的封装结构的制法，其特征为，该电性接触垫未连接该第一导电体，且该导电迹线连接该第一导电体。22.如权利要求13所述的封装结构的制法，其特征为，该开口以研磨方式或激光方式制作。23.如权利要求13所述的封装结构的制法，其特征为，该开口内为阶梯状。24.如权利要求13所述的封装结构的制法，其特征为，该电子元件为有源元件、无源元件或其二者组合。25.如权利要求13所述的封装结构的制法，其特征为，该制法还包括形成多个导电元件于该第二绝缘层上，且该多个导电元件电性连接该多个第二导电体。26.如权利要求13所述的封装结构的制法，其特征为，该制法还包括于形成该开口之后，移除该承载板。
【专利摘要】一种封装结构及其制法，该制法，先于一承载板上形成一第一线路层，且于该第一线路层上形成多个第一导电体，再以一第一绝缘层包覆该第一线路层与该多个第一导电体，接着于该第一绝缘层上形成一第二线路层，且于该第二线路层上形成多个第二导电体，再以一第二绝缘层包覆该第二线路层与该多个第二导电体，之后于该第二绝缘层形成至少一开口，以于该开口中设置至少一电子元件，所以通过先形成两绝缘层，再形成该开口，因而不需堆叠或压合已开口的基材，使该电子元件不会受压迫而位移，以减少良率损失。
【IPC分类】H05K3/46, H01L23/12, H01L23/13, H05K1/02
【公开号】CN105321888
【申请号】CN201410441735
【发明人】许诗滨, 曾昭崇
【申请人】恒劲科技股份有限公司
【公开日】2016年2月10日
【申请日】2014年9月1日
【公告号】US20150359096