包括面积增加的接触件的半导体器件的制作方法
【专利摘要】本发明提供了包括面积增加的接触件的半导体器件。一种半导体器件包括多个有源图案，其从衬底突出并且在衬底上以第一距离和第二距离间隔开。多个选择性外延生长部分中的每一个生长在多个有源图案中的相应一个的上表面上。源极/漏极接触件延伸横跨多个选择性外延生长部分，以保持在多个有源图案中的第一有源图案的顶表面的上方，第一有源图案以多个有源图案中的第一有源图案之间的第一距离彼此间隔开，并且源极/漏极接触件包括延伸部分，该延伸部分朝着衬底延伸至多个有源图案中的两个有源图案的顶表面的下方，该两个有源图案以多个有源图案中的该两个有源图案之间的第二距离间隔开。
【专利说明】包括面积増加的接触件的半导体器件
[0001]相关申请的交叉引用
[0002]本申请要求于2015年3月25日在韩国知识产权局提交的韩国专利申请N0.10-2015-0041637的优先权，该申请的公开以引用方式全文并入本文中。
技术领域
[0003]本发明构思涉及一种半导体器件，并且更具体地涉及一种包括鳍式场效应晶体管的半导体器件。
【背景技术】
[0004]半导体器件可包括具有金属氧化物半导体场效应晶体管(MOSFET)的集成电路。随着MOSFET按比例缩小，这样的半导体器件的操作特性会恶化。
【发明内容】
[0005]根据本发明构思的实施例可提供一种包括面积增加的接触件的半导体器件。根据这些实施例，一种半导体器件包括:多个有源图案，其从衬底突出并且在衬底上以第一距离和第二距离间隔开。多个选择性外延生长部分中的每一个可以生长在多个有源图案中的相应一个有源图案的上表面上。源极/漏极接触件可以延伸横跨多个选择性外延生长部分，以保持在多个有源图案中的第一有源图案的顶表面的上方，第一有源图案以多个有源图案中的第一有源图案之间的第一距离彼此间隔开，并且该源极/漏极接触件包括延伸部分，该延伸部分朝着衬底延伸至多个有源图案中的两个有源图案的顶表面的下方，该两个有源图案以多个有源图案中的该两个有源图案之间的第二距离间隔开。
[0006]在根据本发明构思的一些实施例中，第一距离小于第二距离。在根据本发明构思的一些实施例中，第二距离被预先确定，使得延伸部分延伸至多个有源图案中以第二距离间隔开的两个有源图案的顶表面的下方。
[0007]在根据本发明构思的一些实施例中，延伸部分与多个有源图案中以第二距离间隔开的两个有源图案之间的凹陷的底部处的绝缘层接触。在根据本发明构思的一些实施例中，多个有源图案中以第二距离间隔开的两个有源图案相对于衬底具有不同的高度。
[0008]在根据本发明构思的一些实施例中，多个有源图案中以第二距离间隔开的两个有源图案包括:具有第一高度的第一有源图案；以及具有比第一高度小的第二高度的第二有源图案。在根据本发明构思的一些实施例中，第一有源图案包括生长在第一有源图案的侧壁上的第一选择性生长图案，并且第二有源图案包括不在第二有源图案的侧壁上的第二选择性生长图案。
[0009]在根据本发明构思的一些实施例中，源极/漏极接触件包括在每个选择性外延生长部分上的相应平坦中心表面。在根据本发明构思的一些实施例中，源极/漏极接触件还包括在每个选择性外延生长部分上的至少一个相应倾斜边缘表面。
[0010]在根据本发明构思的一些实施例中，至少一个相应倾斜边缘表面包括第一相应倾斜边缘表面，并且源极/漏极接触件还包括在每个选择性外延生长部分上的与第一相应倾斜边缘表面相对的第二相应倾斜边缘表面。在根据本发明构思的一些实施例中，第一相应倾斜边缘表面和第二相应倾斜边缘表面相对于衬底以不同角度倾斜。
[0011]在根据本发明构思的一些实施例中，一种半导体器件包括:第一有源图案、第二有源图案和第三有源图案，它们从衬底突出，第一有源图案与第二有源图案彼此间隔开第一距离，并且第三有源图案与第二有源图案间隔开大于第一距离的第二距离。栅极结构可以与第一有源图案至第三有源图案交叉，第一源极/漏极区、第二源极/漏极区和第三源极/漏极区在栅极结构的一侧分别布置在第一有源图案、第二有源图案和第三有源图案上。源极/漏极接触件可以与第一有源图案、第二有源图案和第三有源图案交叉，并且源极/漏极接触件共同连接至第一源极/漏极区、第二源极/漏极区和第三源极/漏极区，其中源极/漏极接触件包括:第一接触表面、第二接触表面和第三接触表面，它们分别与第一源极/漏极区、第二源极/漏极区和第三源极/漏极区接触；以及延伸部分，其延伸至该器件中的比第一接触表面至第三接触表面的水平更低的水平并且布置在第二有源图案与第三有源图案之间，其中延伸部分的侧壁与第二有源图案和第三有源图案的对应侧壁间隔开。
[0012]在根据本发明构思的一些实施例中，一种半导体器件包括:衬底，其包括第一区和第二区。多个第一有源鳍图案可以从第一区的衬底突出，并且第二有源鳍图案可以从第二区的衬底突出。栅极结构可以与多个第一有源鳍图案和第二有源鳍图案交叉。多个源极/漏极区可以在栅极结构的第一侧分别布置在多个第一有源鳍图案和第二有源鳍图案上，并且源极/漏极接触件可以与多个第一有源鳍图案和第二有源鳍图案交叉，源极/漏极接触件共同连接至多个源极/漏极区，其中源极/漏极接触件包括:多个接触表面，它们分别与多个源极/漏极区接触；以及延伸部分，其延伸至该器件中的比多个接触表面的水平更低的水平，其中延伸部分在第二有源鳍图案与第一有源鳍图案中的邻近于第二区的一个第一有源鳍图案之间，并且其中延伸部分与第二有源鳍图案和所述邻近于第二区的第一有源鳍图案的对应侧壁间隔开。
[0013]在根据本发明构思的一些实施例中，半导体器件包括:衬底，其包括第一区和第二区；以及第一晶体管，其设置在第一区上，其中第一晶体管包括第一栅电极和布置在第一栅电极的一侧的第一源极/漏极区，并且其中第一源极/漏极区包括:多个第一外延图案，它们分别布置在从第一区的衬底突出的多个第一有源图案上。第二晶体管可以设置在第二区上，其中第二晶体管包括第二栅电极和布置在第二栅电极的一侧的第二源极/漏极区，并且其中第二源极/漏极区包括:第二外延图案，其布置在从第二区的衬底突出的第二有源图案上。源极/漏极接触件可以与多个第一有源图案和第二有源图案交叉，源极/漏极接触件可共同连接至第一源极/漏极区和第二源极/漏极区，其中源极/漏极接触件包括:接触表面，其分别与多个第一外延图案和第二外延图案接触；以及延伸部分，其布置在比接触表面的水平更低的水平，并且其中延伸部分布置在第二有源图案与邻近于第二区的一个第一有源图案之间。
【附图说明】
[0014]图1是示出根据本发明构思的示例实施例的半导体器件的平面图。
[0015]图2A是沿着图1的线Ι-Γ和ΙΙ-ΙΓ截取的剖视图。
[0016]图2B是沿着图1的线ΙΙΙ-ΙΙΓ和IV-1V’截取的剖视图。
[0017]图3A至图3C是与图2B的部分‘A’对应的放大图。
[0018]图4A至图4C是与图3A的部分‘B ’对应的放大图。
[0019]图5A至图13A是与图1的线Ι-Γ和ΙΙ-ΙΓ对应的剖视图并且示出了制造根据本发明构思的示例实施例的半导体器件的方法。
[0020]图5B至图13B是与图1的线ΙΙΙ-ΙΙΓ和IV-1V’对应的剖视图并且示出了制造根据本发明构思的示例实施例的半导体器件的方法。
[0021]图14是包括根据本发明构思的示例实施例的场效应晶体管的互补金属氧化物半导体静态随机存取存储器单元(CMOS SRAM单元)的等效电路图。
[0022]图15是示出包括根据本发明构思的实施例的半导体器件的电子系统的框图。
[0023]图16是示出包括根据本发明构思的实施例的半导体器件的电子装置的框图。
[0024]图17示出了通过根据本发明构思的实施例的电子系统实施的移动电话。
【具体实施方式】
[0025]现在，下文中将参照其中示出了本发明构思的示例性实施例的附图来描述本发明构思。本发明构思的优点和特征以及实现它们的方法将从以下将参照附图更详细地描述的示例性实施例中变得清楚。然而，应该注意，本发明构思不限于以下示例性实施例，而是可按照各种形式实施。因此，提供示例性实施例仅用于公开本发明构思并且使得本领域技术人员知晓本发明构思的类别。在附图中，本发明构思的实施例不限于本文提供的特定示例，并且为了清楚起见进行了夸大。
[0026]本文所用的术语仅是为了描述特定实施例，并且不旨在限制本发明。如本文所用，除非上下文清楚地指明不是这样，否则单数形式“一个”、“一”和“该”也旨在包括复数形式。如本文所用，术语“和/或”包括相关所列项之一或多个的任意和所有组合。应该理解，当元件被称作“连接”或“耦接”至另一元件时，其可直接连接或耦接至所述另一元件，或者可存在中间元件。
[0027]类似地，应该理解，当诸如层、区或衬底的元件被称作“位于”另一元件“上”时，其可直接位于所述另一元件上或者可存在中间元件。相反，术语“直接”意指不存在中间元件。还应该理解，术语“包括”、“包括……的”、“包含”和/或“包含……的”当用于本文中时，指明存在所列特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0028]应该理解，虽然本文中可使用术语第一、第二、第三等来描述多个元件，但是这些元件不应被这些术语限制。这些术语仅用于将一个元件与另一元件区分开。因此，在不脱离本发明的教导的情况下，一些实施例中的第一元件可在其它实施例中被称作第二元件。本文解释和示出的本发明构思的各方面的示例性实施例包括它们的互补对应物。在说明书中，相同的参考标号或相同的参考指示符始终指代相同的元件。
[0029]另外，本文参照作为理想示意图的剖视图和/或平面图来描述示例性实施例。因此，可预见作为例如制造技术和/或公差的结果的相对于示意图中的形状的变化。因此，示例性实施例不应理解为限于这里示出的区域的形状，而是包括由例如制造工艺导致的形状的偏差。例如，示为矩形形状的蚀刻区将通常具有圆形或弯曲形状。因此，图中示出的区域实际上是示意性的，并且它们的形状不旨在示出装置的区域的实际形状，并且不旨在限制示例实施例的范围。
[0030]如通过本发明的实体应该理解，根据本文所述的各个实施例的器件和形成器件的方法可在诸如集成电路的微电子器件中实现，其中根据本文所述的各个实施例的多个器件集成在相同的微电子器件中。因此，在微电子器件中，本文所示的剖视图可沿着不一定正交的两个不同的方向复制。因此，实现根据本文所述的各个实施例的器件的微电子器件的平面图可包括基于微电子器件的功能性的阵列和/或二维图案中的多个器件。
[0031]根据本文所述的各个实施例的器件可根据微电子器件的功能性散布于其它器件之间。而且，根据本文所述的各个实施例的微电子器件可沿着可与所述两个不同方向正交的第三方向复制，以提供三维集成电路。
[0032]因此，本文所示的剖视图可对根据本文所述的各个实施例的在平面图中沿着两个不同方向延伸和/或在立体图中沿着三个不同方向延伸的多个器件提供支持。例如，当在器件/结构的剖视图中示出了单个有源区时，该器件/结构可包括其上的多个有源区和晶体管结构(或存储器单元结构、栅极结构等，视情况而定)，如器件/结构的平面图所示的那样。
[0033]图1是示出根据本发明构思的示例实施例的半导体器件的平面图。图2A是沿着图1的线Ι-Γ和ΙΙ-ΙΓ截取的剖视图，图2B是沿着图1的线ΙΙΙ-ΙΙΓ和IV-1V’截取的剖视图。图3A至图3C是与图2B的部分‘ A，对应的放大图。图4A至图4C是与图3A的部分‘ B，对应的放大图。
[0034]参照图1、图2A、图2B和图3A，可提供包括NM0SFET区NR和PM0SFET区PR的衬底100。衬底100可为半导体衬底。例如，衬底100可为硅衬底、锗衬底或绝缘体上硅(SOI)衬底。在当前实施例中，可将NM0SFET区NR定义为其上布置有一个N型晶体管的有源区，并且可将PM0SFET区PR定义为其上布置有一个P型晶体管的有源区。例如，NM0SFET区NR和PM0SFET区PR可沿着第一方向Dl排列。
[0035]有源图案可设置在有源区NR和PR上。有源图案可包括布置在NM0SFET区NR上的第一有源图案APl和布置在PM0SFET区PR上的第二有源图案AP2。第一有源图案APl可具有P型导电性，并且第二有源图案AP2可具有N型导电性。第一有源图案APl和第二有源图案AP2可沿着第一方向Dl排列并且可沿着与第一方向Dl交叉的第二方向D2延伸。第一有源图案APl和第二有源图案AP2可沿着垂直于衬底100的顶表面的方向从衬底100突出。第一有源图案APl和第二有源图案AP2可为衬底100的一些部分或者可为形成在衬底100上的外延图案。根据一些本发明构思，第一有源图案APl可设为多个。在一些实施例中，布置在NM0SFET区NR上的第一有源图案APl的数量可为两个。然而，本发明构思不限于此。与图1不同，匪OSFET区NR上的第一有源图案APl的数量可为三个或更多。在图1中，一个第二有源图案AP2布置在PM0SFET区PR上。然而，本发明构思不限于此。在其它实施例中，多个第二有源图案AP2可设置在PM0SFET区PR中。下文中，为了容易和便于解释的目的，作为示例，将描述匪OSFET区NR上的一对第一有源图案API和PM0SFET区PR上的一个第二有源图案AP2。
[0036]根据一些实施例，第一有源图案APl可彼此间隔开第一距离dl，并且第二有源图案AP2可与邻近的第一有源图案APl间隔开第二距离d2。第二距离d2可大于第一距离dl。匪OSFET区和PM0SFET区具有不同的导电类型，并且第二距离d2可为足够用于将匪OSFET区NR与PM0SFET区PR隔离所需的最小距离。
[0037]栅极结构GS可布置在衬底100上。栅极结构GS可沿着第一方向Dl延伸以与第一有源图案APl和第二有源图案AP2交叉。栅极结构GS可覆盖第一有源图案APl的侧壁的一些部分和第二有源图案AP2的侧壁的一些部分。在当前实施例中，栅极结构GS与第一有源图案APl和第二有源图案AP2交叉。然而，本发明构思不限于此。在其它实施例中，与图1不同，栅极结构GS可与第一有源图案APl交叉，但可不布置在第二有源图案AP2上。
[0038]第一有源图案APl中的每一个可包括布置在栅极结构GS下方的第一区Rl和布置在栅极结构GS的两侧的第二区R2。第二有源图案AP2可包括布置在栅极结构GS下方的第三区R3和布置在栅极结构GS的两侧的第四区R4。第二区R2的顶表面Ulb的高度可低于第一区Rl的顶表面Ula的高度，并且第四区R4的顶表面U2b的高度可低于第三区R3的顶表面U2a的高度。另外，第四区R4的顶表面U2b的高度可低于第二区R2的顶表面Ulb的高度。
[0039]器件隔离图案103可布置在衬底100上，以覆盖第一有源图案APl和第二有源图案AP2的侧壁的一些部分。换句话说，第一有源图案APl和第二有源图案AP2的上部可通过器件隔离图案103暴露出来。详细地说，器件隔离图案103可包括布置在栅极结构GS下方的第五区R5和布置在栅极结构GS的两侧的第六区R6。器件隔离图案103的第五区R5可将第一有源图案APl的第一区Rl的上部和第二有源图案AP2的第三区R3的上部暴露出来。可将第一区Rl的暴露的上部限定为第一有源鳍AFl，并且可将第三区R3的暴露的上部限定为第二有源鳍AF2。第一有源鳍AFl和第二有源鳍AF2可分别包括第一沟道区CHl和第二沟道区CH2。同时，相对于第五区R5的上部，器件隔离图案103的第六区R6的上部的一些部分可凹陷。换句话说，器件隔离图案103的第六区R6可包括多个凹陷区。在一些实施例中，所述多个凹陷区可包括布置在第一有源图案APl的一侧的第一凹陷区127a、布置在第一有源图案APl之间的第二凹陷区127b、布置在第二有源图案AP2与邻近于第二有源图案AP2的第一有源图案APl之间的第三凹陷区127c以及布置在第二有源图案AP2的一侧的第四凹陷区127d。第一有源图案APl、第二有源图案AP2以及第二凹陷区127b和第三凹陷区127c可布置在第一凹陷区127a与第四凹陷区127d之间。凹陷区的凹陷深度可根据图案的密度(或者相邻图案之间的间隔)而变化。换句话说，以相对窄的间隔排列的有源图案之间的凹陷区可比以相对宽的间隔排列的有源图案之间的凹陷区更浅。例如，第二凹陷区127b的底表面BS2可比第一凹陷区127a、第三凹陷区127c和第四凹陷区127d的底表面BS1、BS3和BS4更高。在一些实施例中，第一有源图案APl的第二区R2的侧壁的一些部分可通过器件隔离图案103的第六区R6暴露出来。相反，第二有源图案AP2的第四区R4的侧壁可不通过第六区R6暴露出来。在一些实施例中，与图2B和图3A不同，第二有源图案AP2的第四区R4的侧壁的一些部分也可通过第六区R6暴露出来。器件隔离图案103可包括氧化硅。
[0040]源极/漏极区可布置在栅极结构GS的两侧。源极/漏极区可包括布置在第一有源图案APl上的第一源极/漏极区SDl和布置在第二有源图案AP2上的第二源极/漏极区SD2。更具体地说，布置在栅极结构GS的每一侧的第一源极/漏极区SDl可包括第一子源极/漏极区SDla和第二子源极/漏极区SDlb，它们分别布置在在栅极结构GS的每一侧布置的第一有源图案APl的第二区R2。第二源极/漏极区SD2可分别布置在第二有源图案AP2的第四区R4上。在当前实施例中，第一子源极/漏极区SDla和第二子源极/漏极区SDlb可具有N型导电性，并且第二源极/漏极区SD2可具有P型导电性。在一些实施例中，第一子源极/漏极区SDla和第二子源极/漏极区SDlb以及第二源极/漏极区SD2可为分别利用它们下方的有源图案APl和AP2作为种子层形成的外延图案。在这种情况下，第一子源极/漏极区SDla和第二子源极/漏极区SDlb可包括能够为第一沟道区CHl提供拉应变的材料，并且第二源极/漏极区SD2可包括能够为第二沟道区CH2提供压应变的材料。例如，如果衬底100是硅衬底，则第一子源极/漏极区SDla和第二子源极/漏极区SDlb可包括晶格常数小于硅的晶格常数的碳化硅(SiC)层，或者晶格常数实质上等于衬底100的晶格常数的硅(Si)层。另外，第二源极/漏极区SD2可包括晶格常数大于硅的晶格常数的硅-锗(SiGe)层。第一沟道区CHl中的每一个可布置在沿着水平方向彼此邻近的第一源极/漏极区SDl之间，并且第二沟道区CH2可布置在沿着水平方向彼此邻近的第二源极/漏极区SD2之间。
[0041]参照图3C，在一个剖视图中，第一子源极/漏极区SDla和第二子源极/漏极区SDlb相比于第二源极/漏极区SD2可具有不同的形状。图3C是示出不与源极/漏极接触件接触的源极/漏极区的剖视图。更具体地说，第一子源极/漏极区SDla可包括:第一部分Pla，其布置在下方的第二区R2的相对的侧壁上;第二部分P2a，其宽度随着与衬底100相距的距离增大而实质上增大；以及第三部分P3a，其宽度随着与衬底100相距的距离增大而实质上减小。此时，第一部分Pla可布置在比第二区R2的顶表面Ulb的水平更低的水平处，并且第二部分P2a和第三部分P3a可布置在比第二区R2的顶表面Ulb的水平更高的水平处。另外，第一部分Pla的最下端LPla可与第二区R2的侧壁间隔开。第二子源极/漏极区SDlb可具有与第一子源极/漏极区SDla的形状实质上相同的形状。换句话说，当从一个剖视图中看时，第二子源极/漏极区SDlb的第一部分Plb、第二部分P2b和第三部分P3b可具有分别与第一子源极/漏极区SDla的第一部分Pla、第二部分P2a和第三部分P3a相对应的形状。另外，第二子源极/漏极区SDlb的第一部分Plb的最下端LPlb可与布置在第二子源极/漏极区SDlb下方的第二区R2的侧壁间隔开。相比之下，第二源极/漏极区SD2可包括第一部分Plc和第二部分P2c。第二源极/漏极区SD2的第一部分Plc可与第二有源图案AP2的第四区R4的顶表面U2b接触，并且可具有随着与衬底100相距的距离增大而实质上增大的宽度。第二源极/漏极区SD2的第二部分P2c可从第一部分Plc延伸，并且可具有随着与衬底100相距的距离增大而实质上减小的宽度。第一子源极/漏极区SDla的最上端UPla和第二子源极/漏极区SDlb的最上端UPlb可比第二源极/漏极区SD2的最上端UP2更高。
[0042 ] 再参照图1、图2A、图2B和图3A，接触蚀刻停止层125可布置在衬底100上。接触蚀刻停止层125可覆盖器件隔离图案103的凹陷区(例如，第一凹陷区127a至第四凹陷区127d)的内表面，并且可延伸至第一源极/漏极区SDl和第二源极/漏极区SD2的表面以及栅极结构GS的两个侧壁上。接触蚀刻停止层125可包括相对于第一层间绝缘层130具有蚀刻选择性的材料。例如，接触蚀刻停止层125可包括氮化硅层和/或氧氮化硅层。
[0043]第一层间绝缘层130可布置在衬底100上，以覆盖第一源极/漏极区SDl和第二源极/漏极区SD2以及栅极结构GS的两个侧壁。第一层间绝缘层130的顶表面可与栅极结构GS的顶表面共面。根据一些实施例，第一层间绝缘层130可完全填充其上形成有接触蚀刻停止层125的器件隔离图案103的凹陷区(例如，第一凹陷区127a至第四凹陷区127d)。根据一些实施例，凹陷区的一部分可不被第一层间绝缘层130填充。如图3B所示，第二凹陷区127b可不被第一层间绝缘层130填充。换句话说，可在第二凹陷区127b中形成间隙AG。间隙AG可为其中未设置固体材料的区，因此间隙AG可对应于实质上空的空间。由于第一有源图案APl之间的空间窄，因此形成在第一子源极/漏极区SDla和第二子源极/漏极区SDlb的侧壁上的接触蚀刻停止层125的那些部分可彼此连接以在第二凹陷区127b中形成间隙AG。换句话说，可通过覆盖第二凹陷区127b的内表面的接触蚀刻停止层125限定间隙AG。由于在第二凹陷区127b中形成间隙AG，因此可减小或最小化第一有源图案APl之间的寄生电容。第一层间绝缘层130可包括氧化硅层或低k介电层中的至少一个。
[0044]栅极结构GS可包括栅电极GE、布置在栅电极GE与第一层间绝缘层130之间的栅极间隔件121和布置在栅电极GE与栅极间隔件121之间的栅极介电图案GD。栅极介电图案GD也可布置在栅电极GE与有源鳍AFl和AF2之间，并且可从有源鳍AFl和AF2水平地延伸以覆盖器件隔离图案103的第五区R5的顶表面。栅极介电图案GD可沿着栅电极GE的底表面延伸。
[0045]栅电极GE可包括导电金属氮化物(例如，氮化钛或氮化钽)或金属(例如，铝或钨)中的至少一个。栅极间隔件121可包括氮化物(例如，氮化硅)。栅极介电图案GD可包括至少一种高k介电层。例如，栅极介电图案GD可包括但不限于氧化铪、硅酸铪、氧化锆或硅酸锆中的至少一个。
[0046]布置在匪OSFET区NR上的栅电极GE、栅极介电图案GD和第一源极/漏极区SDl可构成N型的第一晶体管TRl。换句话说，可将第一晶体管TRl作为N型多鳍式场效应晶体管来实现。因此，可改进第一晶体管TRl的电流特性。布置在PM0SFET区PR上的栅电极GE、栅极介电图案GD和第二源极/漏极区SD2可构成P型的第二晶体管TR2。换句话说，可将第二晶体管TR2作为P型单鳍式场效应晶体管来实现。
[0047]第二层间绝缘层150可布置在衬底100上。第二层间绝缘层150可覆盖第一层间绝缘层130和栅极结构GS。第二层间绝缘层150可包括氧化硅层、氮化硅层、氧氮化硅层或低k介电层中的至少一个。在一些实施例中，栅极封盖层145可布置在第二层间绝缘层150与栅极结构GS之间以及第二层间绝缘层150与第一层间绝缘层130之间。换句话说，栅极封盖层145可覆盖栅极结构GS的顶表面，并且可延伸至第一层间绝缘层130的顶表面上。在一些实施例中，与图2A和图2B不同，栅极封盖层145可局部布置在栅电极GE的顶表面上，并且可不覆盖第一层间绝缘层130的顶表面。在一些实施例中，可省略栅极封盖层145。例如，栅极封盖层145可包括氮化硅层。
[0048]源极/漏极接触件可布置在栅极结构GS的两侧。源极/漏极接触件可穿过第二层间绝缘层150、栅极封盖层145、第一层间绝缘层130和接触蚀刻停止层125，以连接至源极/漏极区。更具体地说，源极/漏极接触件可包括布置在栅极结构GS的一侧的第一源极/漏极接触件CTl和第二源极/漏极接触件CT2以及布置在栅极结构GS的另一侧的第三接触件CT3。第一源极/漏极接触件CTl可共同连接至布置在栅极结构GS的所述一侧的第一子源极/漏极区SDla和第二子源极/漏极区SDlb，并且第二源极/漏极接触件CT2可连接至布置在栅极结构GS的所述一侧的第二源极/漏极区SD2。第三源极/漏极接触件CT3可共同连接至布置在栅极结构GS的相对侧的第一子源极/漏极区SDla和第二子源极/漏极区SDlb以及第二源极/漏极区SD2。在平面图中，第一源极/漏极接触件CTl可与第一有源图案APl交叉，并且第二源极/漏极接触件CT2可与第二有源图案AP2交叉。第三源极/漏极接触件CT3可在平面图中与第一有源图案APl和第二有源图案AP2交叉。第一源极/漏极接触件CTl至第三源极/漏极接触件CT3中的每一个可包括第一导电层160和第一导电层160上的第二导电层165。第一导电层160可包括阻挡导电层。例如，第一导电层160可包括氮化钛层、氮化钨层或氮化钽层中的至少一个。第二导电层165可包括金属层。例如，第二导电层165可包括钨、钛或钽中的至少一个。在一些实施例中，第一源极/漏极接触件CTl至第三源极/漏极接触件CT3可包括掺杂的半导体材料。第一源极/漏极接触件CTl至第三源极/漏极接触件CT3中的每一个也还可包括布置在第一导电层160与连接至第一源极/漏极接触件CTl至第三源极/漏极接触件CT3中的每一个的源极/漏极区之间的金属硅化物层。例如，金属硅化物层可包括硅化钛、硅化钽或硅化钨中的至少一个。第一源极/漏极接触件CTl至第三源极/漏极接触件CT3可在同一步骤中形成，从而第一源极/漏极接触件CTl至第三源极/漏极接触件CT3的顶表面可彼此实质上共面。然而，第一源极/漏极接触件CTl至第三源极/漏极接触件CT3的底表面的轮廓可彼此不同。
[0049]参照图4A，第三源极/漏极接触件CT3可具有与布置在栅极结构GS的相对侧的第一子源极/漏极区SDla和第二子源极/漏极区SDlb以及第二源极/漏极区SD2接触的接触表面。第三源极/漏极接触件CT3的接触表面可包括与第一子源极/漏极区SDla接触的第一接触表面CS1、与第二子源极/漏极区SDlb接触的第二接触表面CS2以及与第二源极/漏极区SD2接触的第三接触表面CS3。换句话说，与第三源极/漏极接触件CT3接触的第一子源极/漏极区SDla和第二子源极/漏极区SDlb以及第二源极/漏极区SD2可分别具有第一接触表面CS1、第二接触表面CS2和第三接触表面CS3。
[0050]根据一些实施例，第一接触表面CSl至第三接触表面CS3中的每一个可包括平行于衬底100的顶表面的平坦表面和从所述平坦表面的一端延伸以朝着衬底100向下倾斜的倾斜表面。更具体地说，第一接触表面CSl可包括第一平坦表面CSla和从第一平坦表面CSla的一端延伸以向下倾斜的第一倾斜表面CSlb。第二接触表面CS2可包括第二平坦表面CS2a和第二倾斜表面。第二接触表面CS2的第二倾斜表面可包括从第二平坦表面CS2a的两端延伸以朝着衬底100向下倾斜的两个倾斜表面。换句话说，第二倾斜表面可包括面向第一子源极/漏极区SDla的第一子倾斜表面CS2b和面向第二源极/漏极区SD2的第二子倾斜表面CS2c。第三接触表面CS3可包括第三平坦表面CS3a和从第三平坦表面CS3a的一端延伸以朝着衬底100向下倾斜并且面向第二子源极/漏极区SDlb的第三倾斜表面CS3b。根据当前实施例，在一个剖视图中，平坦表面中的每一个可具有比邻近的倾斜表面的长度更短的长度。换句话说，第一平坦表面CSla的长度Ipl可比第一倾斜表面CSlb的长度Isl更短，并且第二平坦表面CS2a的长度1ρ2可比第一子倾斜表面CS2b和第二子倾斜表面CS2c的长度ls2a和ls2b更短。类似地，第三平坦表面CS3a的长度1ρ3可比第三倾斜表面CS3b的长度ls3更短。另外，第一子倾斜表面CS2b和第二子倾斜表面CS2c可以不对称(或者不同地倾斜)。在一些实施例中，第二子倾斜表面CS2c的长度ls2b可大于第一子倾斜表面CS2b的长度ls2a。在一些实施例中，第二子倾斜表面CS2c的第二倾斜角Θ2可大于第一子倾斜表面CS2b的第一倾斜角Θ1。这里，可将倾斜角定义为相应倾斜表面与平行于衬底100的顶表面的方向之间的角。
[0051 ]根据一些实施例，第一接触表面CSl至第三接触表面CS3可仅包括倾斜表面，如图4B所示。在这种实施例中，第二接触表面CS2的第一子倾斜表面CS2b和第二子倾斜表面CS2c可不对称。换句话说，在一个剖视图中，第二子倾斜表面CS2c的长度ls2b可大于第一子倾斜表面CS2b的长度ls2a，并且第二子倾斜表面CS2c的第二倾斜角Θ2可大于第一子倾斜表面CS2b的第一倾斜角Θ1。
[0052]根据一些实施例，如图4C所示，第三源极/漏极接触件CT3的接触表面可为不平的或圆的。在一些实施例中，第一接触表面CSl和第三接触表面CS3可具有不平整的弯曲表面，并且第二接触表面CS2可具有面朝第三源极/漏极接触件CT3凹进的弯曲表面。在这种情况下，第二接触表面CS2可不对称。在一些实施例中，第二接触表面CS2可具有第一弯曲表面CS2b和第二弯曲表面CS2c，并且第二弯曲表面CS2c的长度ls2b可大于第一弯曲表面CS2b的长度ls2a。这里，可将第一弯曲表面CS2b限定为第二接触表面CS2的一部分，该部分从第二接触表面CS2的顶点延伸至第二接触表面CS2的面向第一子源极/漏极区SDla的那一端，并且可将第二弯曲表面CS2c限定为第二接触表面CS2的另一部分，该另一部分从第二接触表面CS2的顶点延伸至第二接触表面CS2的面向第二源极/漏极区SD2的相对端。可将根据一个剖视图的弯曲表面的长度限定为沿着与相应源极/漏极区重叠的弯曲表面的横截面轮廓测量的长度。
[0053]根据本发明构思的一些实施例，由于第三源极/漏极接触件CT3具有上述接触表面，因此第三源极/漏极接触件CT3与源极/漏极区之间的接触面积可增大。因此，第三源极/漏极接触件CT3与源极/漏极区之间的接触电阻可减小，以改进半导体器件的电特性。
[0054]参照图1、图2A、图2B和图3A，第三源极/漏极接触件CT3的一部分可延伸至第三凹陷区127c中。换句话说，第三源极/漏极接触件CT3可包括延伸部分EP，该延伸部分EP布置在比第三源极/漏极接触件CT3的接触表面CSl至CS3的水平更低的水平处，并且布置在彼此邻近的第一有源图案APl与第二有源图案AP2之间。根据一些实施例，延伸部分EP可与布置在第三凹陷区127c的底表面BS3上的接触蚀刻停止层125接触。另外，延伸部分EP可与彼此邻近的第一有源图案APl与第二有源图案AP2的侧壁间隔开。换句话说，绝缘材料(例如，接触蚀刻停止层125和第一层间绝缘层130)可布置在第一有源图案APl的侧壁与延伸部分EP之间以及第二有源图案AP2的侧壁与延伸部分EP之间。
[0055]分别连接至第一源极/漏极接触件CTl至第三源极/漏极接触件CT3的互连部分可布置在第二层间绝缘层150上。该互连部分可通过第一源极/漏极接触件CTl至第三源极/漏极接触件CT3电连接至第一源极/漏极区SDl和第二源极/漏极区SD2。该互连部分可包括导电材料。
[0056]将参照图5A至图13A和图5B至图13B描述制造根据示例实施例的半导体器件的方法。
[0057]图5A至图13A是与图1的线Ι-Γ和线ΙΙ-ΙΓ对应的剖视图，示出了制造根据本发明构思的示例实施例的半导体器件的方法。图5Β至图13Β是与图1的线ΙΙΙ-ΙΙΓ和线IV-1V’对应的剖视图，示出了制造根据本发明构思的示例实施例的半导体器件的方法。
[0058]参照图5Α和图5Β，可提供包括匪OSFET区NR和PM0SFET区PR的衬底100。衬底100可为半导体衬底。例如，衬底100可为硅衬底、锗衬底或绝缘体上硅(SOI)衬底。可将NM0SFET区NR限定为其上布置有至少一个N型晶体管的有源区，并且可将PM0SFET区PR限定为其上布置有至少一个P型晶体管的有源区。例如，匪OSFET区NR和PM0SFET区PR可沿着第一方向Dl排列。
[0059]可将衬底100图案化，以形成限定有源图案的沟槽101。有源图案可包括布置在NM0SFET区NR上的第一有源图案API和布置在PM0SFET区PR上的第二有源图案ΑΡ2。第一有源图案APl可掺杂有P型掺杂物，并且第二有源图案ΑΡ2可掺杂有N型掺杂物。第一有源图案APl和第二有源图案ΑΡ2可沿着第一方向Dl排列，并且可沿着与第一方向Dl交叉的第二方向D2延伸。第一有源图案APl和第二有源图案ΑΡ2可沿着垂直于衬底100的顶表面的方向从衬底100突出。根据一些实施例，第一有源图案API可彼此间隔开第一距离dl，并且第二有源图案AP2可与邻近于第二有源图案AP2的第一有源图案APl间隔开第二距离d2。第二距离d2可大于第一距离dl AMOSFET区和PMOSFET区具有彼此不同的导电类型，并且第二距离d2可为足够将NM0SFET区NR和PM0SFET区PR彼此隔离所需的最小距离。
[0060]器件隔离图案103可形成在沟槽101中。器件隔离图案103可形成为暴露出第一有源图案APl的上部和第二有源图案AP2的上部。可将通过器件隔离图案103暴露出来的有源图案APl和AP2的上部分别限定为第一有源鳍AFl和第二有源鳍AF2。
[0061 ]参照图6A和图6B，牺牲栅极结构可形成在衬底100上。牺牲栅极结构可包括按次序堆叠在衬底100上的蚀刻停止图案105、牺牲栅极图案110和栅极掩模图案115。牺牲栅极结构可与第一有源鳍AFl和第二有源鳍AF2交叉。换句话说，蚀刻停止图案105和牺牲栅极图案110可覆盖第一有源鳍AFl和第二有源鳍AF2的顶表面和侧壁，并且可延伸至器件隔离图案103的顶表面上。栅极掩模图案115可布置在牺牲栅极图案110的顶表面上，以沿着牺牲栅极图案110的顶表面延伸。蚀刻停止层、牺牲栅极层和栅极掩模层可按次序形成在衬底100上，以覆盖有源鳍AFl和AF2，并且可将蚀刻停止层、牺牲栅极层和栅极掩模层图案化以形成牺牲栅极结构。例如，蚀刻停止层可包括氧化硅。牺牲栅极层可包括相对于蚀刻停止层具有蚀刻选择性的材料。例如，牺牲栅极层可包括多晶硅。牺牲栅极层可通过化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺或原子层沉积(ALD)工艺形成。栅极掩模层可包括氮化硅层或氧氮化硅层。
[0062]由于牺牲栅极图案110与第一有源鳍AFl和第二有源鳍AF2交叉，因此可在第一有源图案APl中的每一个中限定第一区Rl和第二区R2，并且可在第二有源区AP2中限定第三区R3和第四区R4。第一区Rl可对应于第一有源图案APl的布置在牺牲栅极图案110下方并且与牺牲栅极图案110重叠的那部分。第二区R2可对应于第一有源图案APl的布置在牺牲栅极图案110的两侧并且通过第一区Rl彼此水平地间隔开的其它部分。类似地，第三区R3可对应于第二有源图案AP2的布置在牺牲栅极图案110下方并且与牺牲栅极图案110重叠的那部分。第四区R4可对应于第二有源图案AP2的布置在牺牲栅极图案110的两侧并且通过第三区R3彼此水平地间隔开的其它部分。另外，可限定器件隔离图案103的第五区R5和第六区R6。第五区R5可对应于器件隔离图案103的布置在牺牲栅极图案110下方并且与牺牲栅极图案110重叠的那部分。第六区R6可对应于器件隔离图案103的布置在牺牲栅极图案110的两侧并且通过第五区R5彼此水平地间隔开的其它部分。
[0063]接着，栅极间隔件层120可形成在衬底100上，以共形地覆盖牺牲栅极结构。在一些实施例中，栅极间隔件层120可包括氮化硅。在一些实施例中，栅极间隔件层120可包括诸如SiCN或S1CN的低k氮化物。栅极间隔件层120可通过诸如CVD工艺或ALD工艺的沉积形成。
[0064]参照图7A和图7B，可形成第一掩模图案Ml以暴露出PM0SFET区PR，并且可利用第一掩模图案Ml作为蚀刻掩模执行蚀刻工艺。因此，可去除第二有源图案AP2的第四区R4的上部。因此，第二有源图案AP2的第四区R4的顶表面U2b的高度可低于第三区R3的顶表面U2a的高度。在去除第四区R4的上部的过程中，可蚀刻通过第一掩模图案Ml暴露出来的栅极间隔件层120，以在PM0SFET区PR的牺牲栅极图案110的侧壁上形成栅极间隔件121。同时，可通过栅极掩模图案115保护通过第一掩模图案Ml暴露的牺牲栅极图案110的顶表面。用于去除第四区R4的上部的蚀刻工艺可包括干蚀刻工艺和/或湿蚀刻工艺。
[0065]参照图8A和图8B，第二源极/漏极区SD2可形成在PM0SFET区PR的牺牲栅极图案110的两侧。第二源极/漏极区SD2可形成在第二有源图案AP2的第四区R4上。可通过执行选择性外延生长(SEG)工艺来形成第二源极/漏极区SD2。换句话说，第二源极/漏极区SD2可为利用第四区R4的顶表面U2b作为种子生长的外延图案。第二源极/漏极区SD2可形成为向第二沟道区CH2提供压应变。在一些实施例中，如果衬底100是硅衬底，则第二源极/漏极区SD2可由硅-锗(SiGe)层形成。然而，本发明构思不限于此。在SEG工艺中或之后，可利用掺杂剂来掺杂第二源极/漏极区SD2。第二源极/漏极区SD2可掺杂有P型掺杂物。在形成第二源极/漏极区SD2之后，可去除第一掩模图案Ml。
[0066]参照图9A和图9B，可形成第二掩模图案M2以暴露出NM0SFET区NR，并且可利用第二掩模图案M2作为蚀刻掩模执行蚀刻工艺。因此，可将第一有源图案APl的第二区R2的上部去除。因此，第一有源图案APl的第二区R2的顶表面Ulb的高度可低于第一有源图案APl的第一区Rl的顶表面Ula的高度。根据一些实施例，第二区R2的去除的上部的蚀刻量可小于第二有源图案AP2的第四区R4的去除的上部的蚀刻量。因此，第二区R2的顶表面Ulb的高度可比第四区R4的顶表面U2b的高度更高。在去除第二区R2的上部的过程中，可去除通过第二掩模图案M2暴露的栅极间隔件120以在NM0SFET区NR的牺牲栅极图案110的侧壁上形成栅极间隔件121。
[0067]然后，可使通过第二掩模图案M2暴露的器件隔离图案103的上部凹陷。因此，第一有源图案APl的第二区R2的侧壁可被部分地暴露出来。可利用湿蚀刻工艺使器件隔离图案103凹陷。在器件隔离图案103的凹陷过程中，器件隔离图案103的一些部分可保留在第二区R2的两个侧壁上，以形成边缘部分ED。
[0068]可利用第二区R2的顶表面Ulb和暴露的侧壁作为种子执行选择性外延生长(SEG)工艺，以在NM0SFET区NR的牺牲栅极图案110的两侧形成第一源极/漏极区SD1。换句话说，第一源极/漏极区SDl可为外延图案。第一源极/漏极区SDl可包括分别形成在第一有源图案APl上的第一子源极/漏极区SDla和第二子源极/漏极区SDlb。第一子源极/漏极区SDla和第二子源极/漏极区SDlb的最上端(顶点)可比第二源极/漏极区SD2的最上端更高。这是因为第二区R2的顶表面Ulb的高度比第四区R4的顶表面U2b的高度更高，并且在SEG工艺中调整第一子源极/漏极区SDla和第二子源极/漏极区SDlb的生长量。同时，由于边缘部分ED，第一子源极/漏极区SDla和第二子源极/漏极区SDlb的最下端可与第二区R2的侧壁间隔开。
[0069]可形成第一子源极/漏极区SDla和第二子源极/漏极区SDlb，以向第一沟道区CHl提供拉应变。在一些实施例中，如果衬底100是硅衬底，则第一子源极/漏极区SDla和第二子源极/漏极区SDlb可由硅层或碳化硅(SiC)层形成。然而，本发明构思不限于此。在SEG工艺中或之后，可利用掺杂剂来掺杂第一子源极/漏极区SDla和第二子源极/漏极区SDlb。第一子源极/漏极区SDla和第二子源极/漏极区SDlb可掺杂有N型掺杂物。
[0070 ]参照图1OA和图1OB，可在形成第一源极/漏极区SDI之后去除第二掩模图案M2。然后，可使器件隔离图案103的第六区R6的上部凹陷。因此，可在器件隔离图案103的第六区R6中形成多个凹陷区。可在第六区R6的凹陷的上部中限定所述多个凹陷区。在一些实施例中，所述多个凹陷区可包括布置在第一有源图案APl的一侧的第一凹陷区127a、布置在第一有源图案APl之间的第二凹陷区127b、布置在第二有源图案AP2与邻近于第二有源图案AP2的第一有源图案API之间的第三凹陷区127 c和布置在第二有源图案AP2的相对侧的第四凹陷区127d。第一有源图案AP1、第二有源图案AP2以及第二凹陷区127b和第三凹陷区127c可布置在第一凹陷区127a与第四凹陷区127d之间。凹陷区的凹陷深度可根据图案的密度而变化。换句话说，以相对窄的间隔排列的有源图案之间的凹陷区可比以相对宽的间隔排列的有源图案之间的凹陷区更浅。例如，第二凹陷区127b的底表面BS2可比第一凹陷区127a、第三凹陷区127c和第四凹陷区127d的底表面BSl、BS3和BS4更高。在一些实施例中，第二有源图案AP2的第四区R4的侧壁在第六区R6的凹陷过程中可不暴露出来。在一些实施例中，第二有源图案AP2的第四区R4的侧壁也可在第六区R6的凹陷过程中暴露出来。
[0071]然后，接触蚀刻停止层125可共形地形成在衬底100上。接触蚀刻停止层125可覆盖器件隔离图案103的凹陷区的内表面，并且可延伸至第一源极/漏极区SDl和第二源极/漏极区SD2以及栅极掩模图案115上。接触蚀刻停止层125可由相对于第一层间绝缘层130具有蚀刻选择性的材料形成。例如，接触蚀刻停止层125可包括氮化硅层和/或氧氮化硅层。可通过CVD工艺或ALD工艺形成接触蚀刻停止层125。
[0072]参照图1IA和图1IB，第一层间绝缘层130可形成在具有接触蚀刻停止层125的衬底100上。第一层间绝缘层130可形成为覆盖第一源极/漏极区SDl和第二源极/漏极区SD2以及牺牲栅极图案110。第一层间绝缘层130可包括氧化硅层或低k介电层中的至少一个。
[0073]接着，可执行将第一层间绝缘层130平坦化的工艺直至牺牲栅极图案110的顶表面被暴露出来为止。平坦化工艺可包括回蚀工艺和/或化学机械抛光(CMP)工艺。可去除暴露的牺牲栅极图案110，以形成暴露出栅极间隔件121之间的第一有源鳍AFl和第二有源鳍AF2的间隙区140。通过执行选择性地去除牺牲栅极图案110和蚀刻停止图案105的蚀刻工艺，可形成间隙区140。
[0074]参照图12A和图12B，栅极介电图案⑶和栅电极GE可形成为填充间隙区140。详细地说，栅极介电层可形成在具有间隙区140的衬底100上，以部分地填充间隙区140。栅极介电层可形成为覆盖第一有源鳍AFl和第二有源鳍AF2。栅极介电层可包括至少一种高k介电层。例如，栅极介电层可包括但不限于氧化铪、硅酸铪、氧化锆或硅酸锆中的至少一个。例如，可通过执行ALD工艺形成栅极介电层。栅极层可形成在栅极介电层上，以填充间隙区140的其余部分。栅极层可包括导电金属氮化物(例如，氮化钛或氮化钽)或者金属(例如，铝或钨)中的至少一个。可将按次序堆叠的栅极介电层和栅极层平坦化为栅极介电图案GD和栅电极GE。第一层间绝缘层130和栅极间隔件121的顶表面可通过对栅极层和栅极介电层执行的平坦化工艺暴露出来。栅极介电图案GD可沿着栅电极GE的底表面延伸，并且可布置在栅电极GE的两个侧壁上，以布置在栅电极GE与栅极间隔件121之间。
[0075]可将布置在栅电极GE下方的第一有源鳍AFl和第二有源鳍AF2分别限定为第一沟道区CHl和第二沟道区CH2。第一沟道区CHl中的每一个可布置在第一子源极/漏极区SDla之间或者第二子源极/漏极区SDlb之间，并且第二沟道区CH2可布置在第二源极/漏极区SD2之间。栅极介电图案GD、栅电极GE和栅极间隔件121可构成栅极结构GS。
[0076]参照图13A和图13B，栅极封盖层145和第二层间绝缘层150可按次序形成在包括栅电极GE的所得结构上。栅极封盖层145可覆盖栅极结构GS和第一层间绝缘层130。例如，栅极封盖层145可包括氮化硅层。第二层间绝缘层150可包括氧化硅层、氮化硅层、氧氮化硅层或低k介电层中的至少一个。例如，栅极封盖层145和第二层间绝缘层150中的每一个可由CVD工艺形成。
[0077]接着，第一接触孔Hl至第三接触孔H3可形成为穿过第二层间绝缘层150、栅极封盖层145、第一层间绝缘层130和接触蚀刻停止层125。第一接触孔Hl至第三接触孔H3可将第一源极/漏极区SDl和第二源极/漏极区SD2暴露出来。第一接触孔Hl可将布置在栅极结构GS的一侧的第一子源极/漏极区SDla和第二子源极/漏极区SDlb暴露出来，并且第二接触孔H2可将布置在栅极结构GS的一侧的第二源极/漏极区SD2暴露出来。第三接触孔H3可将布置在栅极结构GS的相对侧的第一子源极/漏极区SDla、第二子源极/漏极区SDlb和第二源极/漏极区SD2暴露出来。掩模图案可形成在第二层间绝缘层150上，随后，可利用掩模图案作为蚀刻掩模执行各向异性蚀刻工艺以形成第一接触孔Hl至第三接触孔H3。
[0078]根据本发明构思，可执行各向异性蚀刻工艺，以进一步蚀刻通过第一接触孔Hl至第三接触孔H3暴露出来的第一子源极/漏极区SDla和第二子源极/漏极区SDlb以及第二源极/漏极区SD2的上部。因此，第一子源极/漏极区SDla和第二子源极/漏极区SDlb以及第二源极/漏极区SD2中的每一个可具有实质上平行于衬底100的顶表面的平坦表面和倾斜表面。此时，与第一子源极/漏极区SDla和第二子源极/漏极区SDlb之间的第一层间绝缘层130相比，可将第二子源极/漏极区SDlb与第二源极/漏极区SD2之间的第一层间绝缘层130多蚀刻由图案密度差异导致的不同蚀刻量。在一些实施例中，可执行各向异性蚀刻工艺直至布置在第三凹陷区127c的底表面BS3上的接触蚀刻停止层125被暴露出来为止。同时，可根据各向异性蚀刻工艺的蚀刻度来不同地实现通过第一接触孔Hl至第三接触孔H3暴露出来的第一子源极/漏极区SDla和第二子源极/漏极区SDlb以及第二源极/漏极区SD2的顶表面的形状。在一些实施例中，源极/漏极区SDla、SDlb和SD2的顶表面可不同地形成，以对应于图4A、图4B或图4C的第一接触表面CSl至第三接触表面CS3。
[0079]再参照图2A和图2B，可分别在图13A和图13B的第一接触孔H1、第二接触孔H2和第三接触孔H3中形成第一源极/漏极接触件CT1、第二源极/漏极接触件CT2和第三源极/漏极接触件CT3。更具体地说，导电材料层可形成在衬底100上，以填充第一接触孔Hl至第三接触孔H3，然后，可将导电材料层平坦化直至第二层间绝缘层150的顶表面被暴露出来为止，以提供第一源极/漏极接触件至第三源极/漏极接触件(CT1、CT2和CT3) ο在一些实施例中，形成导电材料层的步骤可包括按次序沉积第一导电层160和第二导电层165。第一导电层160可为阻挡导电层。例如，第一导电层160可包括氮化钛层、氮化钨层或氮化钽层中的至少一个。第二导电层165可为金属层。例如，第二导电层165可包括钨、钛或钽中的至少一个。在形成第一导电层160之后，也可执行热处理工艺，以在第一导电层160与源极/漏极区SDla、SDlb和SD2中的每一个之间形成金属硅化物层。例如，金属硅化物层可包括硅化钛、硅化钽或硅化钨中的至少一个。
[0080]也可在第二层间绝缘层150上形成互连部分，以分别连接至第一源极/漏极接触件CTl至第三源极/漏极接触件CT3 O互连部分可包括导电材料。
[0081]图14是包括根据本发明构思的示例实施例的场效应晶体管的互补金属氧化物半导体静态随机存取存储器单元(CMOS SRAM单元)的等效电路图。参照图14，CM0S SRAM单元可包括一对驱动晶体管TDl和TD2、一对转移晶体管TTl和TT2以及一对负载晶体管TLl和TL2 ο驱动晶体管TDI和TD2可对应于下拉晶体管，转移晶体管TTI和TT2可对应于传输晶体管，并且负载晶体管TLl和TL2可对应于上拉晶体管。驱动晶体管TDl和TD2以及转移晶体管TTI和TT2可为匪OS晶体管，而负载晶体管TL I和TL2可为PMOS晶体管。根据本发明构思的实施例的图1的第一晶体管TRl可为驱动晶体管TDl和TD2以及转移晶体管TTI和TT2之一，而图1的第二晶体管TR2可为负载晶体管TLl和TL2之一。
[0082]第一驱动晶体管TDl和第一转移晶体管TTl可彼此串联。第一驱动晶体管TDl的源极区可电连接至地线Vss，并且第一转移晶体管TTl的漏极区可电连接至第一位线BL1。第二驱动晶体管TD2和第二转移晶体管TT2可彼此串联。第二驱动晶体管TD2的源极区可电连接至地线Vss，并且第二转移晶体管TT2的漏极区可电连接至第二位线BL2。
[0083]第一负载晶体管TLl的源极区和漏极区可分别电连接至功率线Vcc和第一驱动晶体管TDl的漏极区。第二负载晶体管TL2的源极区和漏极区可分别电连接至功率线Vcc和第二驱动晶体管TD2的漏极区。第一负载晶体管TLl的漏极区、第一驱动晶体管TDl的漏极区和第一转移晶体管TTl的源极区可对应于第一节点NI。第二负载晶体管TL2的漏极区、第二驱动晶体管TD2的漏极区和第二转移晶体管TT2的源极区可对应于第二节点N2。第一驱动晶体管TDl的栅电极和第一负载晶体管TLl的栅电极可电连接至第二节点N2，并且第二驱动晶体管TD2的栅电极和第二负载晶体管TL2的栅电极可电连接至第一节点NI。第一转移晶体管TTI和第二转移晶体管TT2的栅电极可电连接至字线WL。第一驱动晶体管TDl、第一转移晶体管TTl和第一负载晶体管TLl可构成第一半单元Hl，而第二驱动晶体管TD2、第二转移晶体管TT2和第二负载晶体管TL2可构成第二半单元H2。
[0084]图15是示出包括根据本发明构思的实施例的半导体器件的电子系统的框图。
[0085]参照图15，根据本发明构思的实施例的电子系统1100可包括控制器1110、输入/输出(I/O)单元1120、存储器装置1130、接口单元1140和数据总线1150。控制器1110、1/0单元1120、存储器装置1130和接口单元1140中的至少两个可通过数据总线1150彼此通信。数据总线1150可对应于电信号通过其传送的路径。
[0086]控制器1110可包括微处理器、数字信号处理器、微控制器或具有与它们中的任一个的功能相似的功能的其它逻辑装置中的至少一个。I/o单元1120可包括键区、键盘和/或显示装置。存储器装置1130可存储数据和/或命令。接口单元1140可将电数据发送至通信网络，或者可从通信网络接收电数据。接口单元1140可通过无线操作或通过线缆操作。例如，接口单元1140可包括天线或者无线/线缆收发器。电子系统1100还可包括用作用于改进控制器1110的操作的高速缓冲存储器的快速动态随机存取存储器(DRAM)装置和/或快速静态随机存取存储器(SRAM)装置。根据本发明构思的前述实施例的半导体器件中的至少一个可设置在存储器装置中，或者可设置在控制器1110、接口单元1140和/或I/O 1120中。
[0087]电子系统1100可应用于个人数字助理(PDA)、便携式计算机、网络平板电脑、无线电话、移动电话、数字音乐播放器、存储卡或无线地接收或发送信息数据的其它电子产品。图15的电子系统1100可应用于各种电子装置的电子控制系统。
[0088]图16是示出包括根据本发明构思的实施例的半导体器件的电子装置的框图。
[0089]参照图16，电子装置1200可包括半导体芯片1210。半导体器件1210可包括处理器1211、内置存储器1213和高速缓冲存储器1215。
[0090]处理器1211可包括一个或多个处理器核Cl至Cn。一个或多个核Cl至Cn可处理电数据和/或电信号。
[0091]电子装置1200可使用经处理的数据和信号来执行特定功能。例如，处理器1211可为应用处理器。
[0092]内置存储器1213可与处理器1211交换第一数据DATl。第一数据DATl是经一个或多个处理器核Cl至Cn处理的数据或将由一个或多个处理器核Cl至Cn处理的数据。内置存储器1213可管理第一数据DATl。例如，内置存储器1213可对第一数据DATl进行缓冲。换句话说，内置存储器1213可用作处理器1211的缓冲存储器或工作存储器。
[0093]在一些实施例中，电子装置1200可应用于可佩戴电子装置。可佩戴电子装置可主要执行需要相对少量操作的功能。因此，如果电子装置1200应用于可佩戴电子装置，则内置存储器1213可不具有大缓冲量。
[0094]内置存储器1213可为SRAMARAM的操作速度可比DRAM的操作速度更快。如果SRAM内置于半导体芯片1210中，则可实现具有小尺寸和快操作速度的电子装置1200。另外，如果SRAM内置于半导体芯片1210中，则可减小电子装置1200的有效功率的消耗。SRAM可包括根据本发明构思的实施例的半导体器件中的至少一个。
[0095]高速缓冲存储器1215可与一个或多个核Cl至Cn—起安装在半导体芯片1210上。高速缓冲存储器1215可存储高速缓存数据DATc。高速缓存数据DATc可为由一个或多个核Cl至Cn使用的数据。高速缓冲存储器1215可具有相对小的容量，但可具有非常快的操作速度。高速缓冲存储器1215可具有包括根据本发明构思的实施例的半导体器件的SRAM。如果使用高速缓冲存储器1215，则可减少处理器1211对内置存储器1213的访问次数和有效访问时间。因此，当使用高速缓冲存储器1215时，可提高电子装置1200的操作速度。
[0096]在图16中，为了容易和便于解释的目的，将高速缓冲存储器1215与处理器1211区分开。然而，在一些实施例中，高速缓冲存储器1215可被构造为被包括在处理器1211中。换句话说，本发明构思不限于图16所示的实施例。
[0097]处理器1211、内置存储器1213和高速缓冲存储器1215可基于各种接口协议中的至少一个传送电数据。例如，处理器1211、内置存储器1213和高速缓冲存储器1215可基于通用串行总线(U S B )、小型计算机系统接口( S C SI )、高速外围组件互连(P CI )、高级技术附件(ATA)、并行ATA(PATA)、串行ATA(SATA)、串行连接SCSI(SAS)、集成驱动电子器件(IDE)或通用闪存(UFS)中的至少一个传送电数据。
[0098]图17示出了通过图15的电子系统实现的移动电话2000。在一些实施例中，图15的电子系统1100可应用于便携式计算机、MP3播放器、导航装置、固态硬盘(SSD)、汽车或家用电器。
[0099]根据本发明构思的一些实施例，可增大共同连接至多个源极/漏极区的源极/漏极接触件的接触面积。因此，连接至多个源极/漏极区的源极/漏极接触件的电阻可减小，从而改进半导体器件的电特性。
[0100]虽然已经参照示例实施例描述了本发明构思，但是本领域技术人员应该清楚，在不脱离本发明构思的精神和范围的情况下，可作出各种改变和修改。因此，应该理解，以上实施例不是限制性的而是示出性的。因此，本发明构思的范围由对权利要求及其等同物的最宽允许解释来确定，而不应受到以上描述的局限或限制。
【主权项】
1.一种半导体器件，包括: 第一有源图案、第二有源图案和第三有源图案，它们从衬底突出，第一有源图案与第二有源图案彼此间隔开第一距离，第三有源图案与第二有源图案间隔开大于第一距离的第二距离； 栅极结构，其与第一有源图案至第三有源图案交叉； 第一源极/漏极区、第二源极/漏极区和第三源极/漏极区，它们在栅极结构的第一侧分别布置在第一有源图案、第二有源图案和第三有源图案上；以及 源极/漏极接触件，其与第一有源图案、第二有源图案和第三有源图案交叉，该源极/漏极接触件共同连接至第一源极/漏极区、第二源极/漏极区和第三源极/漏极区， 其中，源极/漏极接触件包括: 第一接触表面、第二接触表面和第三接触表面，它们分别与第一源极/漏极区、第二源极/漏极区和第三源极/漏极区接触；以及延伸部分，其延伸至该器件中的比第一接触表面至第三接触表面的水平更低的水平并且布置在第二有源图案与第三有源图案之间，并且其中，延伸部分的侧壁与第二有源图案和第三有源图案的对应侧壁间隔开。2.根据权利要求1所述的半导体器件，其中，第一接触表面至第三接触表面中的每一个包括: 平坦表面，其实质上平行于衬底的顶表面；以及 倾斜表面，其从平坦表面的一端朝着衬底向下延伸， 其中，当从源极/漏极接触件的剖视图中看时，倾斜表面的长度大于平坦表面的长度。3.根据权利要求1所述的半导体器件，其中，第二接触表面包括:第一倾斜表面，其面向第一源极/漏极区；以及第二倾斜表面，其面向第三源极/漏极区，并且 其中，第一倾斜表面和第二倾斜表面相对于彼此不对称。4.根据权利要求3所述的半导体器件，其中，当从源极/漏极接触件处的剖视图中看时，第二倾斜表面的长度大于第一倾斜表面的长度。5.根据权利要求3所述的半导体器件，其中，第一倾斜表面相对于平行于衬底的顶表面的方向具有第一倾斜角， 其中，第二倾斜表面相对于平行于衬底的顶表面的方向具有第二倾斜角，并且 其中，第二倾斜角大于第一倾斜角。6.—种半导体器件，包括: 衬底，其包括第一区和第二区； 多个第一有源鳍图案，它们从第一区的衬底突出； 第二有源鳍图案，其从第二区的衬底突出； 栅极结构，其与多个第一有源鳍图案和第二有源鳍图案交叉； 多个源极/漏极区，它们在栅极结构的第一侧分别布置在多个第一有源鳍图案和第二有源鳍图案上；以及 源极/漏极接触件，其与多个第一有源鳍图案和第二有源鳍图案交叉，源极/漏极接触件共同连接至多个源极/漏极区， 其中，源极/漏极接触件包括:多个接触表面，它们分别与多个源极/漏极区接触；以及延伸部分，其延伸至该器件中的比多个接触表面的水平更低的水平， 其中，延伸部分在第二有源鳍图案与第一有源鳍图案中的邻近于第二区的一个第一有源鳍图案之间，以及 其中，延伸部分的侧壁与第二有源鳍图案和邻近于第二区的第一有源鳍图案的对应侧壁间隔开。7.根据权利要求6所述的半导体器件，其中，接触表面中的至少一个包括: 平坦表面，其实质上平行于衬底的顶表面；以及 倾斜表面，其从平坦表面的一端朝着衬底向下延伸， 其中，当从源极/漏极接触件处的剖视图中看时，倾斜表面的长度大于平坦表面的长度。8.根据权利要求6所述的半导体器件，其中，接触表面中的至少一个具有弯曲表面，并且 其中，其它接触表面中的至少一个具有面朝源极/漏极接触件凹进的弯曲表面。9.根据权利要求6所述的半导体器件，其中，与布置在邻近于第二区的第一有源鳍图案上的源极/漏极区接触的接触表面包括:第一倾斜表面，其远离第二区；以及第二倾斜表面，其邻近于第二区，并且 其中，第一倾斜表面和第二倾斜表面相对于彼此不对称。10.—种半导体器件，包括: 衬底，其包括第一区和第二区； 第一晶体管，其设置在第一区上，其中第一晶体管包括第一栅电极和布置在第一栅电极的一侧的第一源极/漏极区，并且其中第一源极/漏极区包括:多个第一外延图案，它们分别布置在从第一区的衬底突出的多个第一有源图案上； 第二晶体管，其设置在第二区上，其中第二晶体管包括第二栅电极和布置在第二栅电极的一侧的第二源极/漏极区，并且其中第二源极/漏极区包括:第二外延图案，其布置在从第二区的衬底突出的第二有源图案上；以及 源极/漏极接触件，其与多个第一有源图案和第二有源图案交叉，该源极/漏极接触件共同连接至第一源极/漏极区和第二源极/漏极区， 其中，源极/漏极接触件包括:接触表面，其分别与多个第一外延图案和第二外延图案接触；以及延伸部分，其布置在比接触表面的水平更低的水平，并且 其中，延伸部分布置在第二有源图案与邻近于第二区的一个第一有源图案之间。11.根据权利要求10所述的半导体器件，其中，与布置在邻近于第二区的第一有源图案上的第一源极/漏极区接触的接触表面包括:第一倾斜表面，其远离第二区；以及第二倾斜表面，其邻近于第二区，并且 其中，第一倾斜表面和第二倾斜表面不对称。12.根据权利要求11所述的半导体器件，其中，当从剖视图中看时，第二倾斜表面的长度大于第一倾斜表面的长度， 其中，第一倾斜表面相对于平行于衬底的顶表面的方向具有第一倾斜角， 其中，第二倾斜表面相对于平行于衬底的顶表面的方向具有第二倾斜角，并且 其中，第二倾斜角大于第一倾斜角。13.根据权利要求10所述的半导体器件，其中，多个第一有源图案之间的距离小于邻近于第二区的第一有源图案与第二有源图案之间的距离。14.根据权利要求10所述的半导体器件，其中，第一栅电极和第二栅电极彼此连接以构成一个主体。15.一种半导体器件，包括: 多个有源图案，其从衬底突出并且在衬底上以第一距离和第二距离间隔开； 多个选择性外延生长部分，其中的每一个生长在多个有源图案中的相应一个有源图案的上表面上；以及 源极/漏极接触件，其延伸横跨多个选择性外延生长部分，以保持在多个有源图案中的第一有源图案的顶表面的上方，第一有源图案以多个有源图案中的第一有源图案之间的第一距离彼此间隔开，并且该源极/漏极接触件包括延伸部分，该延伸部分朝着衬底延伸至多个有源图案中的两个有源图案的顶表面的下方，该两个有源图案以多个有源图案中的该两个有源图案之间的第二距离间隔开。16.根据权利要求15所述的半导体器件，其中，第一距离小于第二距离。17.根据权利要求15所述的半导体器件，其中，第二距离被预先确定，使得延伸部分延伸至多个有源图案中以第二距离间隔开的两个有源图案的顶表面的下方。18.根据权利要求17所述的半导体器件，其中，延伸部分与多个有源图案中以第二距离间隔开的两个有源图案之间的凹陷的底部处的绝缘层接触。19.根据权利要求15所述的半导体器件，其中，多个有源图案中以第二距离间隔开的两个有源图案相对于衬底具有不同的高度。20.根据权利要求19所述的半导体器件，其中，多个有源图案中以第二距离间隔开的两个有源图案包括:具有第一高度的第一有源图案；以及具有比第一高度小的第二高度的第二有源图案。21.根据权利要求20所述的半导体器件，其中，第一有源图案包括生长在第一有源图案的侧壁上的第一选择性生长图案，并且第二有源图案包括不在第二有源图案的侧壁上的第二选择性生长图案。22.根据权利要求15所述的半导体器件，其中，源极/漏极接触件包括在每个选择性外延生长部分上的相应平坦中心表面。23.根据权利要求22所述的半导体器件，其中，源极/漏极接触件还包括在每个选择性外延生长部分上的至少一个相应倾斜边缘表面。24.根据权利要求23所述的半导体器件，其中，至少一个相应倾斜边缘表面包括第一相应倾斜边缘表面;并且 其中，源极/漏极接触件还包括在每个选择性外延生长部分上的与第一相应倾斜边缘表面相对的第二相应倾斜边缘表面。25.根据权利要求24所述的半导体器件，第一相应倾斜边缘表面和第二相应倾斜边缘表面相对于衬底以不同角度倾斜。
【文档编号】H01L29/78GK106024888SQ201610176766
【公开日】2016年10月12日
【申请日】2016年3月25日
【发明人】尹彰燮, 赵纯
【申请人】三星电子株式会社