1.一种fifomaster接口，其特征在于，包括：有限状态机、状态通路、写fifo模块和读fifo模块；
状态通路，其用于将接口下游的fifoslave接口状态信号拉到接口上游端；
写fifo模块，其用于当接口上游端中指示写命令/数据fifo满信号为非满状态，接收写命令/数据，且有限状态机判断接口下游的命令fifo/数据fifo为非满时，由有限状态机产生相应控制信号向fifoslave接口的命令fifo/数据fifo写命令/数据；
读fifo模块，其用于当接口上游端中指示读命令/数据fifo的空信号为非空状态，有限状态机判断接口下游的读命令/数据fifo的空信号为非空时，则由有限状态机产生相应控制信号向从fifoslave接口读命令/数据并压入读fifo模块。
2.如权利要求1所述的fifomaster接口，其特征在于，接口下游的fifoslave接口状态信号包括：写命令fifo满信号、读命令fifo空信号、写数据fifo满信号和读数据fifo空信号。
3.如权利要求2所述的fifomaster接口，其特征在于，状态通路将接口下游的fifoslave接口状态信号拉到接口上游端，包括指示写命令fifo的满信号、指示读命令fifo的空信号、指示写数据fifo的满信号和指示读数据fifo的空信号。
4.如权利要求1所述的fifomaster接口，其特征在于，所述fifomaster接口的上游端还用于接收上游控制信号，所述上游控制信号包括上游器件给的输入时钟信号、写使能信号、读使能信号和包结束输入信号。
5.如权利要求1所述的fifomaster接口，其特征在于，所述fifomaster接口的下游端还用于发送下游接口控制信号，所述下游接口控制信号片选信号、读数据/命令使能信号、写数据/命令使能信号、数据/命令输入/输出、命令fifo选中信号和包结束信号。
6.如权利要求1所述的fifomaster接口，其特征在于，所述fifomaster接口采用现场可编程逻辑门阵列实现。
7.一种fifomaster接口，其特征在于，其上游端与上游器件相连，下游端与下游器件相连；所述上游器件具备fifo接口，所述fifo接口用于调用如权利要求1-6中任一项所述fifomaster接口；所述下游器件符合slavefifo时序；所述fifomaster接口用于实现上游器件和下游器件之间的相互通信。
8.如权利要求7所述的fifomaster接口，其特征在于，fifomaster接口用于实现上游器件和下游器件之间的相互通信的过程为：
上游器件通过fifo接口向fifomaster接口中的写fifo模块写入命令/数据，fifomaster接口中的有限状态机用来判断下游器件fifo空满状态，进而产生相应控制信号，对下游器件进行写命令/数据操作；
上游器件根据下游器件fifo的空满状态进行读命令/数据操作，fifomaster接口中的有限状态机产生相应控制信号，从下游器件fifoslave中读回命令/数据，并缓存入fifomaster接口中的读fifo模块。
9.如权利要求7所述的fifomaster接口，其特征在于，当读fifo模块的空信号为非空状态，上游器件通过fifo接口读取读fifo模块中的命令/数据。
10.一种fpga，其特征在于，具有如权利要求1-6中任一项所述的fifomaster接口。