一种高防护性高速数字处理模块的制作方法
本实用新型涉及高速数字处理，具体涉及一种高防护性高速数字处理模块。
背景技术：
高速数字信号处理技术是以dsp为核心，具有高速，实时的特点的一种信息处理技术。其本质是信息的变换和提取。dsp(digitalsignalprocessor)，即数字信号处理器，是一种专用于数字信号处理的可编程芯片。
信号处理的本质是信息的变换和提取，是将信息从各种噪声、干扰的环境中提取出来，并变换为一种便于为人或机器所使用的形式。从某种意义上说，信号处理类似于“沙里淘金”的过程：它并不能增加信息量(即不能增加金子的含量)，但是可以把信息(即金子)从各种噪声、干扰的环境中(即散落在沙子中)提取出来，变换成可以利用的形式(如金条等)。如果不进行这样的变换，信息虽然存在，但却是无法利用的，这正如散落在沙中的金子无法直接利用一样。
随着社会的发展，数字信号传输量增大，数字信号运算效率速率有待提高。
技术实现要素：
本实用新型提供一种高防护性高速数字处理模块，解决了现有技术数字处理电路运算效率速率低的问题。
本实用新型通过下述技术方案实现：
一种高防护性高速数字处理模块，包括dsp模块、fpga处理器、fpga1处理器、交换机、存储模块以及fmc连接器，所述交换机至少设有一个；
所述dsp模块、fpga处理器、fpga1处理器以及交换机均设有版外接口和板内接口；
所述dsp模块与fpga处理器、fpga1处理器以及至少一个交换机通过板内接口连接；
所述fpga1处理器与fpga处理器通过板内接口连接，与fmc连接器通过版外接口连接；
所述dsp模块、fpga处理器和fpga1处理器均设有与同一交换机连接的板内接口；
所述dsp模块和fpga1处理器均与存储模块通过版外接口连接；
信号通过版外接口传输至交换机，交换机输出端输出信号并传输至dsp模块和fpga处理器以支持dsp模块和fpga动态可重构；
信号可通过版外接口传输至交换机，交换机输出端输出信号并传输至dsp模块、fpga1处理器以及fpga处理器，也可通过版外接口直接传输至dsp模块、fpga1处理器以及fpga处理器，还可通过fmc连接器传输至fpga1处理器。
本技术方案以dsp模块作为主处理器，通过板内接口与交换机以及fpga处理器互联，大幅提高dsp模块与fpga处理器、fpga1处理器以及交换机之间通信能力，使数字数量电路运算效率达到了一个崭新的高度。
进一步的，所述fmc连接器包括至少一个发射子卡和至少一个接收子卡，所述发射子卡包括数模转换器，接收子卡包括模数转换器。
进一步的，所述发射子卡设置两个，分别第一发射子卡和第二发射子卡，接收子卡设置一个。
进一步的，所述dsp模块、fpga处理器和fpga1处理器均与srio交换机连接。
进一步的，还包括时钟模块，所述时钟模块分别fpga处理器以及fmc连接器。
进一步的，还包括电源模块，所述电源模块分别连接dsp模块、fpga处理器、fpga1处理器、交换机以及fmc连接器。
进一步的，所述dsp模块包括dsp芯片，所述dsp芯片的型号为tms320c6678。
进一步的，还包括锁紧条、电路板、散热板、盒体；
所述电路板、dsp模块、fpga处理器、fpga1处理器和交换机均位于盒体内，锁紧条位于盒体两侧；
所述电路板设置与dsp模块、fpga处理器、fpga1处理器和交换机适配的安装架，且电路板嵌入散热板；
所述盒体内设置与电路板适配安装架，且盒体两侧连接有锁紧条；
所述锁紧条的形状与待安装机箱的导轨形状相匹配；
所述散热板与盒体通过螺钉连接。
进一步的，锁紧条(1)两侧留有空间使得锁紧条能够卡入盒体导轨，所述盒体上设有与电路板形状相匹配的凹槽使得电路板能够安装在盒体的凹槽内。
本实用新型具有如下的优点和有益效果：
1、本实用新型一种高防护性高速数字处理模块，以dsp模块作为主处理器，通过板内接口与交换机以及fpga处理器互联，大幅提高dsp模块与fpga处理器、fpga1处理器以及交换机之间通信能力，使数字数量电路运算效率达到了一个崭新的高度。
2、本实用新型一种高防护性高速数字处理模块，dsp模块内建了主流的高速通信接口，如pcie接口、srio接口、gbe接口、ddr3接口，并兼容经典的通用接口，如uart接口、i2c接口、spi接口、gpio接口、tsip接口，使得硬件设计相对容易；集成的hyperlink接口更使得片间扩展能力大大增强。
3、本实用新型一种高防护性高速数字处理模块，电路板、dsp模块、fpga处理器、fpga1处理器和交换机均位于盒体内，盒体两侧设置有锁紧条；盒体便于安装在机箱内，且盒体能抵挡一定的冲击。
附图说明
此处所说明的附图用来提供对本实用新型实施例的进一步理解，构成本申请的一部分，并不构成对本实用新型实施例的限定。在附图中：
图1为本实用新型的原理框图。
图2为本实用新型的fpga处理器加载模式硬件设计图。
图3为本实用新型的时钟模块中单端时钟分配框图。
图4为本实用新型的时钟模块中差分时钟分配框图。
图5为本实用新型的fmc连接器的第一发射子卡设计框图。
图6为本实用新型的fmc连接器的第二发射子卡设计框图。
图7为本实用新型的fmc连接器的接收子卡设计框图。
图8为本实用新型的结构示意图。
附图中标记及对应的零部件名称：
1-锁紧条，2-电路板，3-散热板，4-盒体。
具体实施方式
为使本实用新型的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本实用新型作进一步的详细说明，本实用新型的示意性实施方式及其说明仅用于解释本实用新型，并不作为对本实用新型的限定。
实施例1
请参考图1，一种高防护性高速数字处理模块，包括dsp模块、fpga处理器、fpga1处理器、交换机、存储模块以及fmc连接器，所述交换机至少设有一个；
所述dsp模块、fpga处理器、fpga1处理器以及交换机均设有版外接口和板内接口；
所述dsp模块与fpga处理器、fpga1处理器以及至少一个交换机通过板内接口连接；
所述fpga1处理器与fpga处理器通过板内接口连接，与fmc连接器通过版外接口连接；
所述dsp模块、fpga处理器和fpga1处理器均设有与同一交换机连接的板内接口；
所述dsp模块和fpga1处理器均与存储模块通过版外接口连接；
信号通过版外接口传输至交换机，交换机输出端输出信号并传输至dsp模块和fpga处理器以支持dsp模块和fpga动态可重构；
信号可通过版外接口传输至交换机，交换机输出端输出信号并传输至dsp模块、fpga1处理器以及fpga处理器，也可通过版外接口直接传输至dsp模块、fpga1处理器以及fpga处理器，还可通过fmc连接器传输至fpga1处理器。
本技术方案以dsp模块作为主处理器，通过板内接口与交换机以及fpga处理器互联，大幅提高dsp模块与fpga处理器、fpga1处理器以及交换机之间通信能力，使数字数量电路运算效率达到了一个崭新的高度。
所述板内接口指dsp模块、fpga处理器、fpga1处理器以及交换机之间相互连接的接口。
所述板外接口指dsp模块、fpga处理器、fpga1处理器以及交换机与外部设备连接的接口。
所述fpga处理器、fpga1处理器均为处理器，区别在于处理器使用的fpga芯片不一致。
所述存储模块包括ddr3存储器，norflash存储器。
主要器件选择：
针对高速数字处理模块的性能指标及环境适应性要求，选择使用的主要器件如下表所示。
dsp模块设计：
dsp模块的芯片型号为tms320c6678，tms320c6678芯片作为主处理器，tms320c6678芯片是基于tikeystone多核心架构的新一代高性能定点/浮点dsp，通过创新性的c66xdsp核心，直接将浮点指令集嵌入到c64x定点指令集中，浮点运算与定点运算完全整合到一起，使嵌入式系统算法的开发方式发生根本性变革，使用户能够轻松和快速地构建极具差异化功能的全新解决方案。另外，tms320c6678芯片完全兼容c6000系列的定点和浮点运算指令，使得算法移植非常方便。
tms320c6678芯片内建了主流的高速通信接口，如pcie接口、srio接口、gbe接口、ddr3接口，并兼容经典的通用接口，如uart接口、i2c接口、spi接口、gpio接口、tsip接口，使得硬件设计相对容易；集成的hyperlink接口更使得片间扩展能力大大增强。以tms320c6678芯片作为核心，适当的增加外围电路和对外通信接口，就可以搭建一个功能强大的dsp运算平台，集成度高、运算能力强、用户开发方便。本板以1片tms320c6678芯片作为主处理器，片间通过交换机以及fpga互联，大幅提高片间通信能力，使整板运算效率达到了一个崭新的高度。
tms320c6678芯片集成一个64位ddr3存储控制器，支持jedec标准兼容的ddr3sdram，并且总线是专用的，不能与其它类型的外设复用，因此片外只能采用ddr3sdram作为主缓存，用于dsp执行指令、数据运算、通信数据缓存等。tms320c6678芯片支持ddr3-800/1033/1333/1600等模式，最大支持8gb容量。根据技术指标，每片tms320c6678芯片外挂的ddr3sdram要达到2gb，64bit数据位宽的标准，因此采用5片/16bit的组建方式，考虑到pcb布局布线的难度，采用5片/16bit的方式。
tms320c6678芯片有一个16位的emif(externalmemoryinterface)，用于扩展异步存储器，支持nandflash接口、norflash接口、asram接口。
芯片内有一个吉比特以太网交换子系统(gigabitethernetswitchsubsystem)，包含2个sgmii端口有独立的mac地址，为芯片与网络之间提供了一个高效率的通信接口，支持10base-t(10mbps)/100basetx(100mbps，半双工或全双工)/1000baset(1000mbps，仅支持全双工)三种标准。
tms320c6678芯片与交换机通过srio接口连接，
tms320c6678芯片设置1路sgmii接口用于外部设备通讯，支持tcp/ip协议。另一路sgmii接口连接phy芯片，型号为88e1111，用于数字处理电路调试。phy芯片的mdio信号和mclk信号与dsp互连。dsp芯片可通过该接口实现对phy芯片的管理控制。
fpga处理器设计：
请参考图2，fpga处理器芯片连接jtag连接器以及spiflash芯片，fpga处理器芯片的d[00]引脚与spiflash芯片的d引脚连接，din/d引脚与spiflash芯片的q引脚连接，fcs_b引脚与spiflash芯片的
fpga处理器提供一组独立x16位的ddr3接口，使用x16的单片容量为8gbit的ddr3sdram进行扩展，每组ddr3存储器实现1gbyte的容量要求。
原理设计上，将一组ddr3存储器分别连接bank37\38引脚。采用1.5v供电设计。
fpga处理器提供1组4xsrio接口与fpga1处理器连接。pcb设计时，优先保证最佳的走线设计，每条lane的线速可达5gbps。
fpga处理器和fpga1处理器之间有8根双向的lvcmos线互连，用于传输控制命令等其他用途。
fpga处理器提供1路slectmap接口，用于fpga1处理器的程序加载功能。实现fpga处理器对fpga1处理器的程序加载，在线重构等功能的实现。
srio交换机芯片型号为cps1848，fpga处理器提供1组独立的srio接口x4通道连接至cps1848芯片，每条lane的线速可达1gbps。
fpga处理器提供1路i2c接口通信接口连接至cps1848芯片，用于配置该交换芯片功能。
fpga处理器供2路i2c外部设备接口。
fpga处理器与dsp模块设计了一路异步通信接口，即emif接口，还设计了gpio接口。其中mief接口的设计传输速率为2mb/s左右。tms320c6678芯片的emif接口为异步接口，不支持同步接口，故传输速率较慢，可用于传输控制交互命令。
其中gpio接口主要用于实现gpio接口中断等功能。
在fpga处理器上连接一片nandflash芯片，存储容量为64gb。用于存储fpga处理器1和dsp模块的程序。
fpga1处理器设计：
fpga1处理器采用slaveselectmap被动加载模式。这种模式采用的硬件连线更少，可以节省有限的布线空间。
fpga1处理器提供2个fmc连接器接口(符合vita57.1标准)，将fmc连接器接口上的la/ha/hb信号全部按lvds差分对的形式连接至fpga1处理器。在pcb走线的时候，在fpga1处理器的bank引脚分配时，在相邻的bank引脚上放置，fpga1处理器的bank引脚供电设计为1.8v以支持lvds信号输入输出。在pcb走线时注意控制lvds差分对的阻抗，尽量加大lvds差分对间的间距。
fmc连接器插座上的高速串行传输信号引接至fpga1处理器的gth接口和quad接口，按照两个x4模式进行连接。fmc连接器的dp0～3引脚连接至1组x4的gth接口；fmc连接器的dp4～7连接至另外1组x4的gth接口；dp8～9保留，不接。每个x4共用1个随路时钟，共计4个随路时钟，随路时钟由子板提供，可适应子卡对高速串行通道的速率多样化要求。pcb设计时，高速serdes差分对走线的阻抗控制和干扰源控制，保证单条lane的传输速率不低于10.0gbps。
fmc连接器插座上的电源信号按照规范要求进行连接，提供足够的供电能力，其中vadj引脚使用本板2.5v供电。单端控制信号经过带电平转换的缓冲器后再连接至fpga1处理器的1.8v供电bank引脚。
fpga1处理器提供2组独立x32位的ddr3控制器接口，使用x16的单片容量为8gbit的ddr3sdram进行扩展，每组ddr3缓存需要2片以实现2gbyte的容量要求。
原理设计上，将一组ddr3控制器分别放在bank37\38\39引脚和bank17\18\19引脚。采用1.5v供电设计。
pcb设计时，保证ddr3的工作时钟不低于800mhz。
fpga1处理器提供1组4xsrio接口与fpga处理器连接。pcb设计时，每条lane的线速可达5gbps。
fpga1处理器和fpga处理器之间有8根双向的lvcmos线互连。
fpga1处理器提供2组独立的gth接口x4通道连接至cps1848芯片，每条lane的线速要求至少可达5gbps。
fpga1处理器提供4路x4srio外部设备接口，每条lane的线速可达5gbps。
fpga1处理器与dsp模块连接了gpio接口，主要用于实现gpio接口中断等功能。
fpga1处理器与光纤交换机连接了2路x4gth接口，每条lane的线速可达10gbps，光纤交换机型号为hta8525-md-003nl。
时钟模块设计：
单端时钟分配请参考图3，时钟模块包括1片hmc7044芯片和adclk854芯片，内、外部时钟可选通过cpld接口控制adclk854芯片的输入完成以及外部输入同步。输出2路时钟，4路同步信号，1路同步信号提供给fmc连接器的发射子卡，1路同步提供给fmc连接器的接收子卡，剩余2路时钟信号输入至提供fpga处理器备用。
差分时钟分配请参考图4，时钟设计保障srio接口可以按照5g和3.125g速率运行，需提供125mhz，由于时钟路数较为紧张，设计中使用hmc7044芯片的输出156.25m到dsp模块和cps1848芯片，然后使用hmc7044芯片的另外输出端输出125m提供给fpga处理器的srio接口提供参考时钟。同时hmc7044芯片前端的adclk854芯片还提供dsp模块/fpgav7/fpgak7接口的时钟。以保证控制先启动，后端应用级后启动。
高速数字处理模块采用+12v供电，芯片的内核供电采用高性能高效率开关电源芯片，以最大程度降低整板的功耗为原则。高速数字处理模块关键电源管理如下表所示。
根据关键电源预估高速数字处理模块功耗大约为50w，满足设计要求。
fmc连接器设计：
fmc连接器型号为asp-134487-01。
fmc连接器包括发射子卡和接收子卡；发射子卡设置两个，分别第一发射子卡和第二发射子卡，接收子卡设置一个。
请参考图5，第一发射子卡通过jesd204b接口连接2个dac模块，通过线缆连接一片pll芯片，pll芯片分别与2个dac模块连接，dac模块芯片的型号为ad9172，pll芯片型号为hmc7044；每个ad9172芯片设有两个sma接口用于输出信号。第一发射子卡接收数字信号后将数字信号分别传输至2片ad9172芯片，2片ad9172芯片将数字信号变成模拟信号后输出至sma接口。
同步输出误差：ad9172芯片支持jesd204b接口，在该类中lmfc接口与sysref接口相位对齐，而sysref接口由jesd204b接口时钟芯片hmc7044芯片产生，其延时精度可控制到25ps，满足同步输出误差≤50ps的要求。在单个fmc连接器上，多片ad9172芯片的dclk信号和sysclk信号由同一片hmc7044芯片提供，其延时可严格对齐到25ps精度；在多个fmc连接器之间，为保证多片hmc7044芯片的输出同步，可在底板上增加一片hmc7044芯片输出dclk信号和sysclk信号，作为子卡时钟芯片的参考输入和同步触发输入。
请参考图6，发射子卡通过jesd204b接口连接2个dac模块，通过线缆连接一片pll芯片，dac模块芯片的型号为ad9164，pll芯片型号为hmc7044；每个ad9164芯设有一个sma接口。第二发射子卡接收数字信号后将数字信号分别传输至2片ad9164芯片，2片ad9164将数字信号变成模拟信号后输出至sma接口。同步输出误差和第一发射子卡的同步输出误差一致。
请参考图7，接收子卡通过jesd204b接口连接2个adc模块，通过线缆连接一片pll芯片，dac模块芯片的型号为ad9680，pll芯片型号为hmc7044；每片ad9680芯片设有两个sma接口用于接收模拟信号，hmc7044芯片也设有一个sma接口用于接收信号。sma接口接收模拟信号，模拟信号通过ad9680芯片转变为数字信号输出至接收子卡。同步输出误差和第一发射子卡的同步输出误差一致。
请参考图8，数字处理模块结构包括锁紧条1、电路板2、散热板3、盒体4；
模块结构设计采用均温板设计，采用盒体4两侧安装锁紧条1的加固型导冷散热冷板方式，电路板2表面采用丝网印字，字体为黑色，颜色为黑色，文字高4mm，宽高比均为0.8mm。紧固件的选择上全部选用螺钉连接散热板3与盒体4，螺孔使用m2.5螺钉连接。紧固件材质为1cr18ni9ti，其中螺钉选用gb818，gb819系列的十字槽螺钉。
盒体4通过锁紧条1与待安装盒体导轨槽锁紧，提高盒体4强度。盒体4厚度可大于2.0毫米普通板卡厚度1.6～1.8毫米。
电路板2通过m2.5不锈钢螺钉紧固在散热板3上。散散热板3用导热系数高、强度好的铝合金6061-t6，以提高板卡刚性，防止因电路板变形造成电路板焊盘脱落及芯片损害。
以上所述的具体实施方式，对本实用新型的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本实用新型的具体实施方式而已，并不用于限定本实用新型的保护范围，凡在本实用新型的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。
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