实施例涉及系统的功率管理，更具体而言涉及多核处理器的功率管理。
背景技术：
：：半导体处理和逻辑设计中的进步已允许了可存在于集成电路器件上的逻辑的数量的增大。结果，计算机系统配置已从系统中的单个或多个集成电路演进到个体集成电路上的多个硬件线程、多个核心、多个器件和/或完整系统。此外，随着集成电路的密度增长，对于计算系统(从嵌入式系统到服务器)的功率要求也已升级了。此外，软件效率低下及其对硬件的要求也引起了计算装置能量消耗的增大。实际上，一些研究指出，计算装置消耗了对于一个国家(例如美国)的整个电力供应的相当大的百分比。结果，对于与集成电路相关联的能量效率和节约存在至关重要的需求。这些需求将随着服务器、桌面型计算机、笔记本计算机、ultrabookstm、平板设备、移动电话、处理器、嵌入式系统等等变得更加普遍(从包括在典型的计算机、汽车和电视中到生物技术)而增大。附图说明图1是根据本发明的实施例的系统的一部分的框图。图2是根据本发明的实施例的处理器的框图。图3是根据本发明的另一实施例的多域处理器的框图。图4是包括多个核心的处理器的实施例。图5是根据本发明的一个实施例的处理器核心的微体系结构的框图。图6是根据另一实施例的处理器核心的微体系结构的框图。图7是根据另外一个实施例的处理器核心的微体系结构的框图。图8是根据另外又一个实施例的处理器核心的微体系结构的框图。图9是根据本发明的另一实施例的处理器的框图。图10是根据本发明的实施例的代表性soc的框图。图11是根据本发明的实施例的另一示例soc的框图。图12是可结合实施例使用的示例系统的框图。图13是可结合实施例使用的另一示例系统的框图。图14是代表性计算机系统的框图。图15是根据本发明的实施例的系统的框图。图16是根据实施例图示出用于制造集成电路来执行操作的ip核心开发系统的框图。图17是根据实施例的用于自主硬件性能状态控制的操作流程。图18是根据本发明的实施例的方法的流程图。图19是根据本发明的另一实施例的方法的流程图。图20是根据本发明的又一实施例的方法的流程图。图21是根据本发明的实施例的功率控制器的框图。图22是根据实施例的硬件性能状态控制的改善的用户响应性的图示。具体实施方式在各种实施例中，处理器或其他片上系统(systemonchip，soc)包括功率控制器，该功率控制器可相对于操作系统(operatingsystem，os)或其他系统软件自主地控制一个或多个处理器核心或者处理器的其他处理元件的性能状态(p状态)。通过使用硬件性能状态(hardwareperformancestate，hwp)控制器，可以实现减小的时延，来动态地确定适当的性能状态并且控制进入和退出这种性能状态。这个自主功率控制使得能够以可增大性能的方式更多地分配处理器可用的功率。自主硬件功率控制可至少部分地基于由os、虚拟机监视器(virtualmachinemonitor，vmm)或其他系统软件提供的配置参数。在实施例中，处理器可包括功率控制器，该功率控制器可根据诸如高级配置和电源接口(advancedconfigurationandpowerinterface，acpi)机制或其他os原生支持之类的基于os的机制来执行对一个或多个核心或者处理器的其他处理电路的性能状态的动态性能控制。此外，这个功率控制器可在利用os和/或线程提供的性能引导提示的同时，自主地选择性能状态，这被称为hwp或speedshift(速度偏移)技术。当hwp活跃时，诸如功率控制器之类的处理器硬件可自主地选择对于所应用的工作负载认为适当的性能状态，同时考虑到例如基于os的提示，例如包括最小和最大性能极限、朝向能量效率或性能的偏好、以及相关工作负载历史观察时间窗口的规格。此外，利用如本文所述的实施例，hwp控制器或其他性能状态控制硬件机制可接收并使用由os提供的提示信息，来确定适当的性能状态并且以响应用户(user-rsponsive)的方式以低时延实施这种控制。虽然本发明的范围在这个方面不受限制，但在实施例中，由os或其他系统软件提供的提示信息可采取提示值的形式，该提示值提供对性能和能量节约之间的相对偏好的指示。随着os或其他系统软件对于要执行的特定工作负载的性质(例如，它们是否是计算密集的、存储器密集的、面向用户的等等)和系统环境(包括系统是基于电池还是ac电力操作)有更好的理解，此提示信息可被利用来识别适当的性能状态。此外，实施例可利用如下期望：即未来的os将以比当前可用的更高的频率提供提示信息。实施例可以按更鲁棒和低时延的方式来利用此信息，以至少部分地基于此提示信息确定适当的性能状态。虽然这里的实施例以所谓能量性能偏好(energyperformancepreference，epp)值(该epp值可由os提供到处理器的硬件电路)的形式描述了此提示信息，但本发明的范围在这个方面不受限制。也就是说，在其他实施例中，可按其他方式并且可能从其他实体接收基于调度器的提示信息。另外，如本文将会描述的，hwp控制器可直接使用此提示信息来确定适当的性能状态，并且使得处理器的控制电路实施对当前性能状态的更新。与之不同，典型的自主p状态技术只基于平均活跃状态利用率和当前频率来控制操作频率，并且取而代之，设置利用率阈值来根据epp值作出增大/减小频率决策。结果，这些典型机制在适应epp值的改变方面不足够快速。换句话说，利用典型技术，当epp变化发生时，由于这种典型控制技术的迭代性质，将花费相对较长的时间和多个频率变化来选定(settleon)适当的频率。例如，利用此典型技术，性能状态变化迭代到最终结果可花费大约15毫秒或更多。取而代之，利用实施例，响应于epp变化而改变性能状态的总时间可在大约1ms的量级。在一种实施例中，根据实施例的p状态控制算法是基于阿姆达尔定律的(amdahl’slaw)。这种算法操作来基于如下项来直接预测使活跃状态利用率(本文中也称为c0利用率)达到目标水平的目标频率：平均c0利用率(并且从而对于c0利用率的短变化(shortchange)是鲁棒的)、平均频率(并且从而对于频率的短变化是鲁棒的)、以及取决于epp的目标利用率。由于目标利用率是从epp值本身得出的，并且算法直接预测目标频率来实现目标利用率，所以算法对epp变化响应得非常快速。这样，实施例可非常快速地跟踪epp变化(在算法的一个周期中)，同时对频率或利用率的短变化是鲁棒的。利用实施例，当os改变能量性能偏好时，可实现对性能状态的变化的立即响应。在os变化之后，在hwp控制算法的单次迭代中，硬件计算使得c0利用率达到os目标利用率的目标操作频率。虽然以下实施例是参考特定集成电路中(例如计算平台或处理器中)的能量节约和能量效率来描述的，但其他实施例可适用于其他类型的集成电路和逻辑器件。本文描述的实施例的类似技术和教导可被应用到也可受益于更好的能量效率和能量节约的其他类型的电路或半导体器件。例如，所公开的实施例不限于任何特定类型的计算机系统。也就是说，所公开的实施例可用于许多不同的系统类型中，范围从服务器计算机(例如，塔式服务器、机架式服务器、刀片式服务器、微服务器等等)、通信系统、存储系统、任何配置的桌面计算机、膝上型电脑、笔记本电脑到平板计算机(包括2:1平板设备、平板手机等等)，并且也可用于其他装置中，例如手持装置、片上系统(soc)以及嵌入式应用。手持装置的一些示例包括蜂窝电话(例如智能电话)、互联网协议装置、数字相机、个人数字助理(personaldigitalassistant，pda)和手持pc。嵌入式应用通常可包括微控制器、数字信号处理器(digitalsignalprocessor，dsp)、网络计算机(netpc)、机顶盒、网络集线器、广域网(wideareanetwork，wan)交换机、可穿戴装置或者能够执行下面教导的功能和操作的任何其他系统。另外，实施例可实现在具有标准语音功能的移动终端中，例如移动电话、智能电话和平板手机，和/或实现在没有标准无线语音功能通信能力的非移动终端中，例如许多可穿戴设备、平板设备、笔记本电脑、桌面电脑、微服务器、服务器等等。另外，本文描述的装置、方法和系统不限于物理计算装置，而是也可涉及针对能量节约和效率的软件优化。正如在以下描述中将变得容易清楚的，本文描述的方法、装置和系统的实施例(无论是就硬件、固件、软件或者其组合而言)对于“绿色技术”未来，例如对于涵盖美国经济的一大部分的产品中的功率节约和能量效率，是至关重要的。现在参考图1，示出了根据本发明的实施例的系统的一部分的框图。如图1中所示，系统100可包括各种组件，其中包括处理器110，该处理器110如图所示是多核心处理器。处理器110可经由外部电压调节器160耦合到供电电源150，该电压调节器160可执行第一电压转换以向处理器110提供主调节电压。可以看出，处理器110可以是包括多个核心120a-120n的单晶粒(singledie)处理器。此外，每个核心可与集成电压调节器(integratedvoltageregulator，ivr)125a-125n相关联，该集成电压调节器接收主调节电压并且生成要被提供给与该ivr相关联的处理器的一个或多个代理的操作电压。因此，可提供ivr实现方式来允许对电压的细粒度控制并从而允许对每个个体核心的功率和性能的细粒度控制。这样，每个核心可按独立的电压和频率操作，使能了很大的灵活性并且提供了很宽的机会来平衡功率消耗与性能。在一些实施例中，多个ivr的使用使得能够将组件分组到分开的电源平面中，使得功率被ivr调节并且只供应给群组中的那些组件。在功率管理期间，一个ivr的给定电源平面在处理器被置于某个低功率状态中时可被掉电或断电，而另一ivr的另一电源平面保持活跃，或者被完全供电。仍参考图1，额外的组件可存在于处理器内，包括输入/输出接口132、另一接口134以及集成存储器控制器136。可以看出，这些组件中的每一者可由另一集成电压调节器125x来供电。在一个实施例中，接口132可为快速路径互连(quickpathinterconnect，qpi)互连使能操作，该互连提供包括多个层的缓存一致性协议中的点到点(point-to-point，ptp)链路，所述多个层包括物理层、链路层和协议层。进而，接口134可经由快速外围组件互连(peripheralcomponentinterconnectexpress，pcietm)协议通信。还示出了功率控制单元(powercontrolunit，pcu)138，该pcu138可包括硬件、软件和/或固件来执行关于处理器110的功率管理操作。可以看出，pcu138经由数字接口向外部电压调节器160提供控制信息以使得电压调节器生成适当的调节电压。pcu138还经由另一数字接口向ivr125提供控制信息以控制所生成的操作电压(或者使得相应的ivr在低功率模式中被禁用)。在各种实施例中，pcu138可包括多种功率管理逻辑单元来执行基于硬件的功率管理。这种功率管理可以是完全受处理器控制的(例如，由各种处理器硬件控制，并且可由工作负载和/或功率约束、热约束或其他处理器约束所触发)，和/或功率管理可响应于外部源而执行(例如，平台或管理功率管理源或系统软件)。此外，虽然图1示出了pcu138是单独的处理引擎(其可实现为微控制器)的实现方式，但要理解在一些情况下，除了专用功率控制器以外或者取代专用功率控制器，每个核心可包括功率控制代理或者与功率控制代理相关联来更自主地独立控制功率消耗。在一些情况下，可提供层次化功率管理体系结构，其中pcu138和与每个核心120相关联的相应功率管理代理通信。pcu138中所包括的一个功率管理逻辑单元可以是硬件性能状态控制器。这种硬件性能状态控制器可被实现为如下硬件电路，该硬件电路可自主地控制一个或多个核心120或者处理器110的其他逻辑单元的性能状态。在一些情况下，硬件性能状态控制器可直接使用由os提供的提示信息来自主地确定适当的性能状态。在一些情况中，可以响应于来自管理控制器170的信息来执行额外的功率控制，该管理控制器170是系统100的处理器外部硬件组件。虽然本发明的范围在这个方面不受限制，但在实施例中，管理控制器170可被实现为功率管理集成电路(powermanagementintegratedcircuit，pmic)、基板管理控制器，等等。虽然为了易于图示而没有示出，但要理解在处理器110内可存在额外的组件，例如额外的控制电路，以及诸如内部存储器之类的其他组件，例如缓存存储器层次体系的一个或多个级别，等等。此外，虽然在图1的实现方式中是用集成电压调节器示出的，但实施例不限于此。注意本文描述的功率管理技术可独立于基于操作系统(operatingsystem，os)的功率管理(operatingsystem-basedpowermanagement，ospm)机制并且与其互补。根据一个示例ospm技术，处理器可按各种性能状态或水平——所谓的p状态——操作，即从p0至pn。一般而言，p1性能状态可对应于os可请求的最高保证性能状态。本文描述的实施例可使得能够基于多种输入和处理器操作参数对p1性能状态的保证频率进行动态改变。除了这个p1状态以外，os还可请求更高的性能状态，即p0状态。这个p0状态从而可以是机会模式或加强(turbo)模式状态，其中当功率和/或热预算可用时，处理器硬件可将处理器或者其至少一些部分配置为按高于保证频率来操作。在许多实现方式中，处理器可包括在制造期间被烧熔或以其他方式写入到处理器中的高于p1保证最大频率的多个所谓的分段频率，超出到特定处理器的最大峰值频率。此外，根据一个ospm机制，处理器可按各种功率状态或水平操作。关于功率状态，ospm机制可指定不同的功率消耗状态，一般称为c状态，c0、c1至cn状态。当核心活跃时，其在c0状态运行，并且当核心空闲时，其可被置于核心低功率状态中，也称为核心非零c状态(例如，c1-c6状态)，其中每个c状态处于更低的功率消耗水平(使得c6是比c1更深的低功率状态，等等依此类推)。要理解，许多不同类型的功率管理技术在不同的实施例中可被单独或者组合使用。作为代表性示例，功率控制器可控制处理器被某种形式的动态电压频率缩放(dynamicvoltagefrequencyscaling，dvfs)进行功率管理，其中一个或多个核心或其他处理器逻辑的操作电压和/或操作频率可被动态地控制以降低某些情形中的功率消耗。在一种示例中，dvfs可利用可从加州圣克拉拉的英特尔公司(intelcorporation)获得的增强型英特尔speedsteptm技术来执行，以在最低的功率消耗水平提供最优的性能。在另一示例中，dvfs可利用英特尔turboboosttm技术来执行以使得一个或多个核心或其他计算引擎能够基于条件(例如，工作负载和可用性)以高于保证操作频率进行操作。在某些示例中可使用的另一个功率管理技术是不同计算引擎之间的工作负载的动态交换(swap)。例如，处理器可包括在不同的功率消耗水平操作的非对称核心或其他处理引擎，使得在功率约束情形中，一个或多个工作负载可被动态切换来在更低功率核心或其他计算引擎上执行。另一个示范性功率管理技术是硬件工作周期循环(hardwaredutycycling，hdc)，其可使得核心和/或其他计算引擎根据工作周期被周期性地使能和禁用，使得一个或多个核心可在工作周期的非活跃时段期间被设为不活跃并且在工作周期的活跃时段期间被设为活跃。虽然是利用这些特定示例来描述的，但要理解在特定实施例中可使用许多其他功率管理技术。实施例可实现在针对各种市场的处理器中，包括服务器处理器、桌面处理器、移动处理器等等。现在参考图2，示出了根据本发明的实施例的处理器的框图。如图2中所示，处理器200可以是包括多个核心210a-210n的多核心处理器。在一个实施例中，每个这种核心可以是独立的功率域的并且可被配置为基于工作负载而进入和退出活跃状态和/或最大性能状态。各种核心可经由互连215耦合到包括各种组件的系统代理220。可以看出，系统代理220可包括共享缓存230，该共享缓存230可以是最后一级缓存。此外，系统代理可包括集成存储器控制器240来例如经由存储器总线与系统存储器(图2中未示出)通信。系统代理220还包括各种接口250和功率控制单元255，功率控制单元255可包括逻辑来执行本文描述的功率管理技术。在示出的实施例中，功率控制单元255包括硬件性能状态控制逻辑(hardwareperformancestatecontrollogic，hcl)258，其可执行处理器200内的自主性能状态控制以直接利用os提供的提示来确定适当的性能状态，如本文所述。在实施例中，hcl258可至少部分地基于从os接收的epp提示来针对一个或多个核心210计算所确定的性能状态的目标操作频率，如本文所述。此外，通过接口250a-250n，可进行到各种芯片外组件的连接，例如外围装置、大容量存储装置等等。虽然在图2的实施例中是利用这个特定实现方式示出的，但本发明的范围在这个方面不受限制。现在参考图3，示出了根据本发明的另一实施例的多域处理器的框图。如图3的实施例中所示，处理器300包括多个域。具体而言，核心域310可包括多个核心3100-310n，图形域320可包括一个或多个图形引擎，并且系统代理域350可进一步存在。在一些实施例中，系统代理域350可按与核心域独立的频率来执行，并且可在所有时间保持通电以应对功率控制事件和功率管理，使得域310和320可被控制来动态地进入和退出高功率和低功率状态。域310和320中的每一者可按不同的电压和/或功率操作。注意虽然只示出了三个域，但要理解本发明的范围在这个方面不受限制，在其他实施例中可存在额外的域。例如，可存在多个核心域，每个包括至少一个核心。一般而言，每个核心310除了各种执行单元和额外的处理元件以外还可包括低级别缓存。进而，各种核心可彼此耦合并且耦合到由最后一级缓存(lastlevelcache，llc)3400-340n的多个单元形成的共享缓存存储器。在各种实施例中，llc340可被共享于核心和图形引擎之间，以及各种媒体处理电路之间。可以看出，环状互连330从而将核心耦合在一起，并且在核心、图形域320和系统代理电路350之间提供互连。在一个实施例中，互连330可以是核心域的一部分。然而，在其他实施例中，环状互连可以是其自己的域的。还可以看出，系统代理域350可包括显示控制器352，该显示控制器352可提供对关联的显示器的控制和到关联的显示器的接口。还可以看出，系统代理域350可包括功率控制单元355，该功率控制单元355可包括逻辑来执行本文描述的功率管理技术。在示出的实施例中，功率控制单元355包括硬件性能状态控制逻辑359，该硬件性能状态控制逻辑359除了其他功能以外还可直接使用os提供的提示信息来对于一个或多个核心310计算适当的性能状态的目标操作频率。从图3中还可看出，处理器300还可包括集成存储器控制器(integratedmemorycontroller，imc)370，该imc370可提供到诸如动态随机访问存储器(dynamicrandomaccessmemory，dram)之类的系统存储器的接口。可存在多个接口3800-380n来使能处理器和其他电路之间的互连。例如，在一个实施例中，可提供至少一个直接媒体接口(directmediainterface，dmi)接口，以及一个或多个pcietm接口。此外，为了提供诸如额外的处理器或其他电路之类的其他代理之间的通信，也可提供一个或多个qpi接口。虽然在图3的实施例中是在这个高级别示出的，但要理解本发明的范围在这个方面不受限制。参考图4，图示了包括多个核心的处理器的实施例。处理器400包括任何处理器或处理装置，例如微处理器、嵌入式处理器、数字信号处理器(digitalsignalprocessor，dsp)、网络处理器、手持处理器、应用处理器、协处理器、片上系统(systemonachip，soc)或者执行代码的其他装置。处理器400在一个实施例中包括至少两个核心——核心401和402，它们可包括非对称核心或对称核心(图示的实施例)。然而，处理器400可包括可以是对称或非对称的任何数目的处理元件。在一个实施例中，处理元件指的是支持软件线程的硬件或逻辑。硬件处理元件的示例包括：线程单元、线程槽、线程、处理单元、情境、情境单元、逻辑处理器、硬件线程、核心和/或任何其他元件，其能够为处理器保持状态，例如执行状态或体系结构状态。换言之，处理元件在一个实施例中指的是能够与诸如软件线程、操作系统、应用或其他代码之类的代码独立关联的任何硬件。物理处理器通常指的是可能包括任何数目的其他处理元件(例如核心或硬件线程)的集成电路。核心经常指能够维持独立体系结构状态的位于集成电路上的逻辑，其中每个独立维持的体系结构状态与至少一些专用执行资源相关联。与核心形成对比，硬件线程通常指能够维持独立体系结构状态的位于集成电路上的任何逻辑，其中独立维持的体系结构状态共享对执行资源的访问。可以看出，当某些资源被共享并且其他的被专用于体系结构状态时，硬件线程和核心的命名之间的线重叠。然而经常，核心和硬件线程被操作系统看作单独逻辑处理器，其中操作系统能够单独调度每个逻辑处理器上的操作。物理处理器400如图4中所示包括两个核心，核心401和402。这里，核心401和402被认为是对称核心，即具有相同的配置、功能单元和/或逻辑的核心。在另一实施例中，核心401包括无序处理器核心，而核心402包括有序处理器核心。然而，核心401和402可以是单独从任何类型的核心中选择的，例如原生核心、软件管理的核心、被适配为执行原生指令集体系结构(instructionsetarchitecture，isa)的核心、被适配为执行经转换的isa的核心、共同设计的核心，或者其他已知的核心。再进一步讨论，下文更详细描述在核心401中图示的功能单元，因为核心402中的单元以类似的方式操作。如图所示，核心401包括两个硬件线程401a和401b，它们也可被称为硬件线程槽401a和401b。因此，软件实体，例如操作系统，在一个实施例中可能将处理器400视为四个分开的处理器，即能够同时执行四个软件线程的四个逻辑处理器或处理元件。如上文提到的，第一线程与体系结构状态寄存器401a相关联，第二线程与体系结构状态寄存器401b相关联，第三线程可与体系结构状态寄存器402a相关联，并且第四线程可与体系结构状态寄存器402b相关联。这里，体系结构状态寄存器(401a、401b、402a和402b)中的每一者可被称为处理元件、线程槽或者线程单元，如上所述。如图所示，体系结构状态寄存器401a被复制在体系结构状态寄存器401b中，因此能够为逻辑处理器401a和逻辑处理器401b存储个体的体系结构状态/情境。在核心401中，也可为线程401a和401b复制其他更小的资源，例如分配器和重命名器块430中的指令指针和重命名逻辑。通过分区可共享一些资源，例如重排序/引退(retirement)单元435中的重排序缓冲器、iltb420、加载/存储缓冲器以及队列。其他资源，例如通用内部寄存器、(一个或多个)页表基址寄存器、低级别数据缓存和数据tlb415、(一个或多个)执行单元440以及无序单元435的一些部分，可能被完全共享。处理器400经常包括其他资源，这些资源可被完全共享、通过分区被共享或者被处理元件专用或者专用于处理元件。在图4中，图示了具有处理器的说明性逻辑单元/资源的纯示范性处理器的实施例。注意处理器可包括或者省略这些功能单元中的任何一者，以及包括没有描绘的任何其他已知的功能单元、逻辑或者固件。如图所示，核心401包括简化的代表性无序(out-of-order，ooo)处理器核心。但在不同的实施例中可利用有序处理器。ooo核心包括分支目标缓冲器420来预测要执行/采取的分支，以及指令转换缓冲器(instruction-translationbuffer，i-tlb)420来针对指令存储地址转换条目。核心401还包括耦合到获取单元420的解码模块425以对获取的元素解码。获取逻辑在一个实施例中包括分别与线程槽401a、401b相关联的个体定序器。通常核心401与第一isa相关联，该第一isa定义/指定在处理器400上可执行的指令。经常，作为第一isa的一部分的机器代码指令包括指令的一部分(称为操作码)，该部分引用/指定要执行的指令或操作。解码模块425包括从其操作码识别这些指令并且在管线中传递经解码的指令来按第一isa定义的那样处理的电路。例如，解码器425在一个实施例中包括被设计或适配为识别诸如事务性指令之类的特定指令的逻辑。作为解码器425进行的识别的结果，体系结构或核心401采取特定的预定动作来执行与适当的指令相关联的任务。注意以下这点是重要的：本文描述的任何任务、块、操作和方法可响应于单个或多个指令而被执行；这些指令中的一些可以是新的或者旧的指令。在一个示例中，分配器和重命名器块430包括分配器来预留资源，例如预留寄存器文件来存储指令处理结果。然而，线程401a和401b可能能够无序执行，其中分配器和重命名器块430也预留其他资源，例如预留重排序缓冲器来跟踪指令结果。单元430还可包括寄存器重命名器来将程序/指令参考寄存器重命名到处理器400内部的其他寄存器。重排序/引退单元435包括组件，例如上文提及的重排序缓冲器、加载缓冲器和存储缓冲器，来支持被无序执行的指令的无序执行和之后的有序引退。(一个或多个)调度器和执行单元块440在一个实施例中包括调度器单元来调度执行单元上的指令/操作。例如，在具有可用的浮点执行单元的执行单元的端口上调度浮点指令。也包括与执行单元相关联的寄存器文件来存储信息指令处理结果。示范性执行单元包括浮点执行单元、整数执行单元、跳转执行单元、加载执行单元、存储执行单元和其他已知的执行单元。更低级别数据缓存和数据转换缓冲器(datatranslationbuffer，d-tlb)450耦合到(一个或多个)执行单元440。数据缓存还存储最近使用/操作的元素，例如数据操作对象，这些元素可能被保持在存储器一致性状态中。d-tlb存储最近的虚拟/线性到物理地址转换。作为具体示例，处理器可包括页表结构来将物理存储器分解成多个虚拟页。这里，核心401和402共享对更高级别或更远缓存410的访问，该缓存将缓存最近获取的元素。注意，更高级别或者更远指的是缓存级别增大或者变得更远离(一个或多个)执行单元。在一个实施例中，更高级别缓存410是最后一级数据缓存——处理器400上的存储器层次体系中的最后缓存——例如第二或第三级别数据缓存。然而，更高级别缓存410不限于此，因为其可与指令缓存相关联或者包括指令缓存。取而代之，踪迹缓存——一类指令缓存——可被耦合在解码器425之后来存储最近解码的踪迹。在描绘的配置中，处理器400还包括总线接口模块405和功率控制器460，其可根据本发明的实施例执行功率管理。在此场景中，总线接口405与处理器400外部的装置通信，例如系统存储器和其他组件。存储器控制器470可与诸如一个或多个存储器之类的其他装置相接口。在一种示例中，总线接口405包括具有用于与存储器相接口的存储器控制器和用于与图形处理器相接口的图形控制器的环状互连。在soc环境中，甚至更多的装置，例如网络接口、协处理器、存储器、图形处理器和任何其他已知的计算机装置/接口，可被集成在单个晶粒或集成电路上，以提供具有高功能和低功率消耗的小外形参数。现在参考图5，示出了根据本发明的一个实施例的处理器核心的微体系结构的框图。如图5中所示，处理器核心500可以是多阶段管线式无序处理器。核心500可基于接收到的操作电压按各种电压操作，接收到的操作电压可以是从集成的电压调节器或者外部电压调节器接收的。从图5中可见，核心500包括前端单元510，前端单元510可用于获取要执行的指令并且使它们为以后用于处理器管线中做好准备。例如，前端单元510可包括获取单元501、指令缓存503和指令解码器505。在一些实现方式中，前端单元510还可包括踪迹缓存，连同微代码存储装置以及微操作存储装置。获取单元501可获取宏指令，例如从存储器或指令缓存503获取，并且将它们馈送到指令解码器505来将其解码成基元，即，供处理器执行的微操作。耦合在前端单元510和执行单元520之间的是无序(ooo)引擎515，该ooo引擎515可用于接收微指令并且使它们为执行做好准备。更具体而言，ooo引擎515可包括各种缓冲器，用于：重排序微指令流，并且分配执行所需要的各种资源，以及提供逻辑寄存器到诸如寄存器文件530和扩展寄存器文件535之类的各种寄存器文件内的存储位置上的重命名。寄存器文件530可包括用于整数操作和浮点操作的分开的寄存器文件。扩展寄存器文件535可提供用于向量大小单元的存储，例如256或512比特每寄存器。为了配置、控制和额外的操作，也可存在一组机器特定寄存器(machinespecificregister，msr)538，并且该组机器特定寄存器538是诸如hwpmsr之类的核心500内(以及核心外部)的各种逻辑可访问的。各种资源可存在于执行单元520中，包括例如各种整数、浮点和单指令多数据(singleinstructionmultipledata，simd)逻辑单元，以及其他专门的硬件。例如，这种执行单元可包括一个或多个算术逻辑单元(arithmeticlogicunit，alu)522以及一个或多个向量执行单元524，以及其他这种执行单元。来自执行单元的结果可被提供到引退逻辑，即重排序缓冲器(reorderbuffer，rob)540。更具体而言，rob540可包括各种阵列和逻辑来接收与被执行的指令相关联的信息。此信息随后被rob540考查来确定指令是否可被有效地引退以及提交给处理器的体系结构状态的结果数据，或者确定是否发生了阻止指令的适当引退的一个或多个异常。当然，rob540可应对与引退相关联的其他操作。如图5中所示，rob540耦合到缓存550，缓存550在一个实施例中可以是低级别缓存(例如，l1缓存)，虽然本发明的范围在这个方面不受限制。另外，执行单元520可直接耦合到缓存550。从缓存550，数据通信可与更高级别缓存、系统存储器等等发生。虽然在图5的实施例中是以这个高级别示出的，但要理解本发明的范围在这个方面不受限制。例如，虽然图5的实现方式是关于诸如x86指令集体系结构(isa)之类的无序机器的，但本发明的范围在这个方面不受限制。也就是说，其他实施例可实现在有序处理器、诸如基于arm的处理器之类的精简指令集计算(reducedinstructionsetcomputing，risc)处理器或者可经由仿真引擎和关联的逻辑电路仿真不同isa的指令和操作的另一类型的isa的处理器中。现在参考图6，示出了根据另一实施例的处理器核心的微体系结构的框图。在图6的实施例中，核心600可以是不同微体系结构的低功率核心，例如基于atomtm的处理器，其具有被设计为降低功率消耗的相对有限的管线深度。可以看出，核心600包括被耦合来向指令解码器615提供指令的指令缓存610。分支预测器605可耦合到指令缓存610。注意指令缓存610还可耦合到另一级别的缓存存储器，例如l2缓存(在图6中为了图示的容易而没有示出)。进而，指令解码器615将经解码的指令提供到发布(issue)队列620以便存储和输送到给定的执行管线。微代码rom618耦合到指令解码器615。浮点管线630包括浮点寄存器文件632，该浮点寄存器文件632可包括诸如128、256或512比特之类的给定比特宽度的多个体系结构寄存器。管线630包括浮点调度器634来调度指令来在管线多个执行单元之一上执行。在示出的实施例中，这种执行单元包括alu635、打乱单元636和浮点加法器638。进而，在这些执行单元中生成的结果可被提供回到寄存器文件632的缓冲器和/或寄存器。当然要理解，虽然是以这几个示例执行单元示出的，但在另一实施例中可存在额外的或者不同的浮点执行单元。也可提供整数管线640。在示出的实施例中，管线640包括整数寄存器文件642，该整数寄存器文件642可包括诸如128或256比特之类的给定比特宽度的多个体系结构寄存器。管线640包括整数调度器644来调度指令来在管线的多个执行单元之一上执行。在示出的实施例中，这种执行单元包括alu645、移位器单元646和跳转执行单元648。进而，在这些执行单元中生成的结果可被提供回到寄存器文件642的缓冲器和/或寄存器。当然要理解，虽然是以这几个示例执行单元示出的，但在另一实施例中可存在额外的或者不同的整数执行单元。存储器执行调度器650可调度存储器操作来在地址生成单元652中执行，该地址生成单元652也耦合到tlb654。可以看出，这些结构可耦合到数据缓存660，数据缓存660可以是l0和/或l1数据缓存，该l0和/或l1数据缓存进而耦合到缓存存储器层次体系的额外级别，包括l2缓存存储器。为了提供对无序执行的支持，除了重排序缓冲器680以外还可提供分配器/重命名器670，该重排序缓冲器680被配置为对无序执行的指令重排序以便有序引退。虽然在图6的图示中是以这个特定的管线体系结构示出的，但要理解许多变化和替换是可能的。注意在具有非对称核心的处理器中，例如根据图5和图6的微体系结构，可出于功率管理原因在核心之间动态地交换工作负载，因为这些核心虽然具有不同的管线设计和深度，但可具有相同或相关的isa。这种动态核心交换可以按对于用户应用透明(并且可能对于内核也透明)的方式来执行。参考图7，示出了根据另外一个实施例的处理器核心的微体系结构的框图。如图7中所示，核心700可包括多阶段有序管线来以非常低的功率消耗水平执行。作为一个这种示例，处理器700可具有根据可从加州森尼维尔市的arm控股有限公司(armholdings,ltd.)获得的armcortexa53设计的微体系结构。在一种实现方式中，可提供被配置为既执行32比特代码也执行64比特代码的8阶段管线。核心700包括获取单元710，该获取单元710被配置为获取指令并将它们提供给解码单元715，解码单元715可对指令解码，例如诸如armv8isa之类的给定isa的宏指令。还注意队列730可耦合到解码单元715以存储解码的指令。经解码的指令被提供到发布逻辑725，在这里经解码的指令可被发布到多个执行单元中的给定一个。还参考图7，发布逻辑725可将指令发布到多个执行单元之一。在示出的实施例中，这些执行单元包括整数单元735、乘法单元740、浮点/向量单元750、双重发布单元760以及加载/存储单元770。这些不同的执行单元的结果可被提供到写回单元780。要理解虽然为了图示的容易而示出了单个写回单元，但在一些实现方式中，分开的写回单元可与每个执行单元相关联。此外，要理解虽然图7中所示的每个单元和逻辑是在高级别表示的，但特定的实现方式可包括更多的或不同的结构。利用具有如图7中所示的管线的一个或多个核心设计的处理器可实现在许多不同的最终产品中，从移动装置延伸到服务器系统。参考图8，示出了根据另外又一个实施例的处理器核心的微体系结构的框图。如图8中所示，核心800可包括多阶段多发布无序管线来以非常高的性能水平执行(这可发生在比图7的核心700更高的功率消耗水平)。作为一个这种示例，处理器800可具有根据armcortexa57设计的微体系结构。在一种实现方式中，可提供被配置为既执行32比特代码也执行64比特代码的15(或更多)阶段管线。此外，管线可提供3宽(或更宽)和3发布(或更多发布)操作。核心800包括获取单元810，获取单元810被配置为获取指令并且将它们提供到解码器/重命名器/调谴器815，解码器/重命名器/调谴器815可对指令解码，例如armv8指令集体系结构的宏指令，重命名指令内的寄存器引用，并且将指令(最终)调谴到所选择的执行单元。经解码的指令可被存储在队列825中。注意虽然在图8中为了图示的容易而示出了单个队列结构，但要理解对于多个不同类型的执行单元中的每一者可提供分开的队列。图8中还示出了发布逻辑830，存储在队列825中的解码的指令可从该发布逻辑830被发布到所选择的执行单元。发布逻辑830还可被实现在如下特定实施例中，其中，对于发布逻辑830所耦合到的多种不同类型的执行单元中的每一者有单独的发布逻辑。经解码的指令可被发布到多个执行单元中的给定一个。在示出的实施例中，这些执行单元包括一个或多个整数单元835、乘法单元840、浮点/向量单元850、分支单元860以及加载/存储单元870。在一种实施例中，浮点/向量单元850可被配置为应对128或256比特的simd或向量数据。此外，浮点/向量执行单元850可执行ieee-754双精度浮点操作。这些不同的执行单元的结果可被提供到写回单元880。注意在一些实现方式中，分开的写回单元可与执行单元中的每一者相关联。此外，要理解虽然图8中所示的每个单元和逻辑是在高级别表示的，但特定的实现方式可包括更多的或不同的结构。注意在具有非对称核心的处理器中，例如根据图7和图8的微体系结构，可出于功率管理原因动态地交换工作负载，因为这些核心虽然具有不同的管线设计和深度，但可具有相同或相关的isa。这种动态核心交换可以按对于用户应用透明(并且可能对于内核也透明)的方式来执行。利用具有如图5-图8中的任何一个或多个图中所示的管线的一个或多个核心设计的处理器可实现在许多不同的最终产品中，从移动装置延伸到服务器系统。现在参考图9，示出了根据本发明的另一实施例的处理器的框图。在图9的实施例中，处理器900可以是包括多个域的soc，每个域可被控制来按独立的操作电压和操作频率操作。作为具体的说明性示例，处理器900可以是可从英特尔公司获得的基于architecturecoretm的处理器，例如i3、i5、i7或另外的这种处理器。然而，其他低功率处理器，例如可从加州森尼维尔市的超微半导体公司(amd)获得的，来自arm控股有限公司的基于arm的设计或者其被许可方，或者来自加州森尼维尔市的mips技术公司的基于mips的设计或者其被许可方或者采用者，可取而代之存在于其他实施例中，例如苹果a7处理器、高通骁龙处理器或者德州仪器omap处理器。这种soc可用于低功率系统中，例如智能电话、平板计算机、平板手机计算机、ultrabooktm计算机或者其他便携式计算装置或连接的装置。在图9中所示的高级别视图中，处理器900包括多个核心单元9100-910n。每个核心单元可包括一个或多个处理器核心、一个或多个缓存存储器和其他电路。每个核心单元910可支持一个或多个指令集(例如，x86指令集(带有已随着更新版本添加的一些扩展)；mips指令集；arm指令集(带有诸如neon之类的可选附加扩展)或者其他指令集或者其组合。注意，核心单元中的一些可以是异构资源(例如，具有不同的设计)。此外，每个这种核心可耦合到缓存存储器(未示出)，该缓存存储器在实施例中可以是共享级别(l2)缓存存储器。非易失性存储装置930可用于存储各种程序和其他数据。例如，此存储装置可用于存储微代码的至少一些部分、诸如bios之类的引导信息、其他系统软件，等等。每个核心单元910还可包括接口，例如总线接口单元，来使能到处理器的额外电路的互连。在一种实施例中，每个核心单元910耦合到可充当主缓存一致片上互连的一致架构(fabroc)，该互连进而耦合到存储器控制器935。进而，存储器控制器935控制与诸如dram之类的存储器(在图9中为了图示的容易而没有示出)的通信。除了核心单元以外，额外的处理引擎存在于处理器内，包括至少一个图形单元920，该图形单元920可包括一个或多个图形处理单元(graphicsprocessingunit，gpu)来执行图形处理以及可能执行图形处理器上的通用操作(所谓的gpgpu操作)。此外，可存在至少一个图像信号处理器925。信号处理器925可被配置为处理从在soc内部或者在片外的一个或多个捕捉装置接收的传入图像数据。也可存在其他加速器。在图9的图示中，视频编码器950可执行编码操作，包括对视频信息的编码和解码，例如为高清晰度视频内容提供硬件加速支持。还可提供显示控制器955来加速显示操作，包括为系统的内部和外部显示器提供支持。此外，可存在安全性处理器945来执行诸如安全引导操作、各种密码操作等等之类的安全性操作。每个单元可让其功率消耗经由功率管理器940来控制，该功率管理器940可包括控制逻辑来执行本文描述的各种功率管理技术。在一些实施例中，soc900还可包括耦合到一致架构的非一致架构，各种外围装置可耦合到该一致架构。一个或多个接口960a-960d使能与一个或多个片外装置的通信。这种通信可经由多种通信协议，例如pcietm、gpio、usb、i2c、uart、mipi、sdio、ddr、spi、hdmi，以及其他类型的通信协议。虽然在图9的实施例中是在这个高级别示出的，但要理解本发明的范围在这个方面不受限制。现在参考图10，示出了代表性soc的框图。在示出的实施例中，soc1000可以是多核心soc，该多核心soc被配置用于低功率操作以针对包含到智能电话或诸如平板计算机或其他便携式计算装置之类的其他低功率装置中而加以优化。作为示例，soc1000可利用非对称或不同类型的核心来实现，例如更高功率和/或低功率核心的组合，例如无序核心和有序核心。在不同的实施例中，这些核心可基于architecturetm核心设计或者arm体系结构设计。在另外的其他实施例中，在给定的soc中可实现和arm核心的混合。从图10中可看出，soc1000包括具有多个第一核心10120-10123的第一核心域1010。在一种示例中，这些核心可以是诸如有序核心之类的低功率核心。在一个实施例中，这些第一核心可实现为armcortexa53核心。进而，这些核心耦合到核心域1010的缓存存储器1015。此外，soc1000包括第二核心域1020。在图10的图示中，第二核心域1020具有多个第二核心10220-10223。在一种示例中，这些核心可以是比第一核心1012更高功率消耗的核心。在一种实施例中，第二核心可以是无序核心，这些无序核心可实现为armcortexa57核心。进而，这些核心耦合到核心域1020的缓存存储器1025。注意虽然图10中所示的示例在每个域中包括4个核心，但要理解在其他示例中在给定的域中可存在更多或更少核心。进一步参考图10，还提供了图形域1030，该图形域1030可包括一个或多个图形处理单元(gpu)，该一个或多个gpu被配置为独立地执行例如由核心域1010和1020的一个或多个核心提供的图形工作负载。作为示例，除了提供图形和显示渲染操作以外，gpu域1030还可用于为多种屏幕大小提供显示支持。可以看出，各种域耦合到一致互连1040，该一致互连1040在一种实施例中可以是缓存一致互连架构，该缓存一致互连架构进而耦合到集成存储器控制器1050。在一些示例中，一致互连1040可包括共享缓存存储器，例如l3缓存。在一种实施例中，存储器控制器1050可以是直接存储器控制器来提供与片外存储器的通信的多个通道，例如dram的多个通道(在图10中为了图示的容易没有示出)。在不同的示例中，核心域的数目可变化。例如，对于适合于包含到移动计算装置中的低功率soc，可存在例如图10中所示的有限数目的核心域。此外，在这种低功率soc中，包括更高功率核心的核心域1020可具有更少数目的这种核心。例如，在一个实现方式中，可提供两个核心1022来使能以降低的功率消耗水平的操作。此外，不同的核心域也可耦合到中断控制器来使能不同域之间的工作负载的动态交换。在另外的其他实施例中，可存在更大数目的核心域以及额外的可选ip逻辑，因为soc可被缩放到更高性能(以及功率)水平，以便包含到其他计算装置中，例如桌面型电脑、服务器、高性能计算系统，基站等等。作为一个这种示例，可提供4个核心域，每个具有给定数目的无序核心。此外，除了可选的gpu支持以外(其作为示例可采取gpgpu的形式)，也可提供一个或多个加速器来提供对特定功能(例如，web服务、网络处理、交换等等)的优化硬件支持。此外，也可存在输入/输出接口来将这种加速器耦合到片外组件。现在参考图11，示出了另一示例soc的框图。在图11的实施例中，soc1100可包括各种电路来针对多媒体应用、通信和其他功能使能高性能。这样，soc1100适合于包含到许多种便携装置和其他装置中，例如智能电话、平板计算机、智能tv等等。在示出的示例中，soc1100包括中央处理器单元(centralprocessorunit，cpu)域1110。在一种实施例中，多个个体处理器核心可存在于cpu域1110中。作为一个示例，cpu域1110可以是具有4个多线程核心的四核心处理器。这种处理器可以是同构或异构处理器，例如低功率和高功率处理器核心的混合。进而，提供gpu域1120来在一个或多个gpu中执行高级图形处理以应对图形和计算api。除了在多媒体指令的执行期间可发生的高级计算以外，dsp单元1130还可提供一个或多个低功率dsp来应对低功率多媒体应用，例如音乐重放、音频/视频等等。进而，通信单元1140可包括各种组件来经由各种无线协议提供连通性，例如蜂窝通信(包括3g/4glte)、诸如bluetoothtm之类的无线局域协议、ieee802.11，等等。此外，多媒体处理器1150可用于执行高清晰度视频和音频内容的捕捉和重放，包括用户姿态的处理。传感器单元1160可包括多个传感器和/或传感器控制器来接口到给定平台中存在的各种片外传感器。图像信号处理器1170可具有一个或多个分开的isp来对于来自平台的一个或多个相机的捕捉内容执行图像处理，这些相机包括静态相机和视频相机。显示处理器1180可提供对到给定像素密度的高清晰度显示器的连接的支持，包括无线地传输内容以便在这种显示器上重放的能力。此外，位置单元1190可包括gps接收器，该gps接收器带有对多个gps星座的支持以向应用提供利用这种gps接收器获得的高度准确的定位信息。要理解虽然在图11的示例中是以这组特定的组件示出的，但许多变化和替换是可能的。现在参考图12，示出了可结合实施例使用的示例系统的框图。可以看出，系统1200可以是智能电话或其他无线通信器。基带处理器1205被配置为对于要从系统发送或者被系统接收的通信信号执行各种信号处理。进而，基带处理器1205耦合到应用处理器1210，应用处理器1210可以是系统的主cpu来执行os和其他系统软件，以及诸如许多公知的社交媒体和多媒体应用之类的用户应用。应用处理器1210还可被配置为针对装置执行多种其他计算操作并且执行本文描述的功率管理技术。进而，应用处理器1210可耦合到用户接口/显示器1220，例如触摸屏显示器。此外，应用处理器1210可耦合到存储器系统，包括非易失性存储器，即闪速存储器1230，以及系统存储器，即动态随机访问存储器(dram)1235。还可看出，应用处理器1210还耦合到捕捉装置1240，例如可记录视频和/或静态图像的一个或多个图像捕捉装置。仍参考图12，包括订户身份模块以及可能包括安全存储和密码处理器的通用集成电路卡(universalintegratedcircuitcard，uicc)1240也耦合到应用处理器1210。系统1200还可包括可耦合到应用处理器1210的安全性处理器1250。多个传感器1225可耦合到应用处理器1210以使得能够输入多种感测到的信息，例如加速度计和其他环境信息。音频输出装置1295可提供接口来输出声音，例如以语音通信、播放或流传输的音频数据等等的形式。如还所图示的，提供了近场通信(nearfieldcommunication，nfc)无接触接口1260，其经由nfc天线1265在nfc近场中通信。虽然在图12中示出了分开的天线，但要理解在一些实现方式中，可提供一个天线或者不同组天线来使能各种无线功能。pmic1215耦合到应用处理器1210以执行平台级功率管理。为此，pmic1215可向应用处理器1210发布功率管理请求以根据需要进入某些低功率状态。此外，基于平台约束，pmic1215也可控制系统1200的其他组件的功率水平。为了使得能够发送和接收通信，各种电路可耦合在基带处理器1205和天线1290之间。具体而言，可存在射频(radiofrequency，rf)收发器1270和无线局域网(wirelesslocalareanetwork，wlan)收发器1275。一般而言，rf收发器1270可用于根据给定的无线通信协议接收和发送无线数据和呼叫，例如3g或4g无线通信协议，例如根据码分多址(codedivisionmultipleaccess，cdma)、全球移动通信系统(globalsystemformobilecommunication，gsm)、长期演进(longtermevolution，lte)或其他协议。以外，可存在gps传感器1280。也可提供其他无线通信，例如无线电信号的接收或发送，例如am/fm和其他信号。此外，经由wlan收发器1275，也可实现本地无线通信。现在参考图13，示出了可结合实施例使用的另一示例系统的框图。在图13的图示中，系统1300可以是移动低功率系统，例如平板计算机、2:1平板设备、平板手机或其他可转换或独立平板系统。如图所示，soc1310存在并且可被配置为对于该装置作为应用处理器操作并且执行本文描述的功率管理技术。多种装置可耦合到soc1310。在示出的图示中，存储器子系统包括耦合到soc1310的闪速存储器1340和dram1345。此外，触摸面板1320耦合到soc1310以提供显示能力和经由触摸的用户输入，包括在触摸面板1320的显示器上提供虚拟键盘。为了提供有线网络连通性，soc1310耦合到以太网接口1330。外设中枢1325耦合到soc1310以使能与各种外围装置相接口，例如可通过各种端口或其他连接器的任何一者耦合到系统1300。除了soc1310内的内部功率管理电路和功能以外，pmic1380也耦合到soc1310以提供基于平台的功率管理，例如基于系统是被电池1390供电还是经由ac适配器1395被ac电力供电。除了这个基于电源的功率管理以外，pmic1380还可基于环境和使用条件执行平台功率管理活动。此外，pmic1380可向soc1310传达控制和状态信息以引起soc1310内的各种功率管理动作。仍参考图13，为了提供无线能力，wlan单元1350耦合到soc1310并且进而耦合到天线1355。在各种实现方式中，wlan单元1350可根据一个或多个无线协议提供通信。如还所图示的，多个传感器1360可耦合到soc1310。这些传感器可包括各种加速度计、环境和其他传感器，包括用户姿态传感器。最后，音频编解码器1365耦合到soc1310以提供到音频输出装置1370的接口。当然要理解，虽然在图13中是以这个特定实现方式示出的，但许多变化和替换是可能的。现在参考图14，示出了诸如笔记本、ultrabooktm或其他小外形参数系统之类的代表性计算机系统的框图。处理器1410在一个实施例中包括微处理器、多核处理器、多线程处理器、超低电压处理器、嵌入式处理器或者其他已知的处理元件。在图示的实现方式中，处理器1410充当主处理单元和中央中枢来与系统1400的各种组件中的许多通信。作为一个示例，处理器1400被实现为soc。处理器1410在一个实施例中与系统存储器1415通信。作为说明性示例，系统存储器1415是经由多个存储器装置或模块实现的，以提供给定量的系统存储器。为了提供对诸如数据、应用、一个或多个操作系统等等之类的信息的持续性存储，大容量存储装置1420也可耦合到处理器1410。在各种实施例中，为了使能更薄和更轻的系统设计以及为了改善系统响应性，这个大容量存储装置可经由ssd来实现或者大容量存储装置可主要利用硬盘驱动器(harddiskdrive，hdd)来实现，其中更小量的ssd存储装置充当ssd缓存来使能在掉电事件期间对情境状态和其他这种信息的非易失性存储，使得在系统活动重发起时可发生快速加电。图14中还示出的是，闪速装置1422可耦合到处理器1410，例如经由串行外围接口(serialperipheralinterface，spi)。这个闪速装置可提供对系统软件的非易失性存储，包括基本输入/输出软件(basicinput/outputsoftware，bios)以及系统的其他固件。各种输入/输出(i/o)装置可存在于系统1400内。具体而言，在图14的实施例中示出的是显示器1424，其可以是还提供触摸屏1425的高清晰度lcd或led面板。在一个实施例中，显示器1424可经由可实现为高性能图形互连的显示互连耦合到处理器1410。触摸屏1425可经由另一互连耦合到处理器1410，该另一互连在一种实施例中可以是i2c互连。如图14中还示出的，除了触摸屏1425以外，借由触摸的用户输入也可经由触摸板1430发生，该触摸板1430可被配置在机壳内并且也可耦合到与触摸屏1425相同的i2c互连。为了感知计算和其他目的，各种传感器可存在于系统内并且可以不同的方式耦合到处理器1410。某些惯性和环境传感器可通过传感器中枢1440，例如经由i2c互连，耦合到处理器1410。在图14所示的实施例中，这些传感器可包括加速器计1441、环境光传感器(ambientlightsensor，als)1442、罗盘1443和陀螺仪1444。其他环境传感器可包括一个或多个热传感器1446，该热传感器1446在一些实施例中经由系统管理总线(smbus)总线耦合到处理器1410。在图14中还可看出，各种外围装置可经由低引脚数(lowpincount，lpc)互连耦合到处理器1410。在示出的实施例中，各种组件可通过嵌入式控制器1435耦合。这种组件可包括键盘1436(例如，经由ps2接口耦合)、风扇1437和热传感器1439。在一些实施例中，触摸板1430也可经由ps2接口耦合到ec1435。此外，诸如可信平台模块(trustedplatformmodule，tpm)1438之类的安全性处理器也可经由这个lpc互连耦合到处理器1410。系统1400可通过多种方式与外部装置通信，包括无线地通信。在图14中所示的实施例中，存在各种无线模块，其中每一者可对应于被配置用于特定的无线通信协议的无线电装置。用于诸如近场之类的短距离中的无线通信的一种方式可经由nfc单元1445，该nfc单元1445在一个实施例中可经由simus与处理器1410通信。注意经由此nfc单元1445，彼此邻近的装置可通信。从图14中还可看出，额外的无线单元可包括其他短距离无线引擎，包括wlan单元1450和蓝牙单元1452。利用wlan单元1450，可实现wi-fitm通信，而经由蓝牙单元1452，可发生短距离bluetoothtm通信。这些单元可经由给定的链路与处理器1410通信。此外，无线广域通信，例如根据蜂窝或其他无线广域协议，可经由wwan单元1456发生，该wwan单元1456进而可耦合到订户身份模块(subscriberidentitymodule，sim)1457。此外，为了使能对位置信息的接收和使用，也可存在gps模块1455。注意在图14中所示的实施例中，wwan单元1456和诸如相机模块1454之类的集成捕捉装置可经由给定的链路通信。集成相机模块1454可被包含在盖子中。为了提供音频输入和输出，音频处理器可经由数字信号处理器(digitalsignalprocessor，dsp)1460实现，该dsp1460可经由高清晰度音频(highdefinitionaudio，hda)链路耦合到处理器1410。类似地，dsp1460可与集成编码器/解码器(codec)和放大器1462通信，该集成codec和放大器1462进而可耦合到输出扬声器1463，该输出扬声器1463可实现在机壳内。类似地，放大器和codec1462可被耦合来从麦克风1465接收音频输入，该麦克风1465在一种实施例中可经由双阵列麦克风(例如数字麦克风阵列)来实现以提供高质量音频输入来使能对系统内的各种操作的由语音激活的控制。还要注意音频输出可从放大器/codec1462被提供到耳机插孔1464。虽然在图14的实施例中是以这些特定组件示出的，但要理解本发明的范围在这个方面不受限制。实施例可实现在许多不同的系统类型中。现在参考图15，示出了根据本发明的实施例的系统的框图。如图15中所示，多处理器系统1500是点到点互连系统，并且包括经由点到点互连1550耦合的第一处理器1570和第二处理器1580。如图15中所示，处理器1570和1580中的每一者可以是多核处理器，包括第一和第二处理器核心(即，处理器1574a和1574b以及处理器核心1584a和1584b)，虽然可能在处理器中存在更多的核心。每个处理器可包括pcu1575、1585来执行基于处理器的功率管理，包括如本文所述的直接使用os提供的提示信息来对处理器核心进行hwp控制。仍参考图15，第一处理器1570还包括存储器控制器中枢(memorycontrollerhub，mch)1572和点到点(point-to-point，p-p)接口1576和1578。类似地，第二处理器1580包括mch1582和p-p接口1586和1588。如图15中所示，mch1572和1582将处理器耦合到各自的存储器，即存储器1532和存储器1534，存储器1532和存储器1534可以是在本地附接到各个处理器的系统存储器(例如，dram)的一部分。第一处理器1570和第二处理器1580可分别经由p-p互连1562和1564耦合到芯片集1590。如图15中所示，芯片集1590包括p-p接口1594和1598。此外，芯片集1590包括接口1592来通过p-p互连1539将芯片集1590与高性能图形引擎1538耦合。进而，芯片集1590可经由接口1596耦合到第一总线1516。如图15中所示，各种输入/输出(i/o)装置1514可耦合到第一总线1516，以及将第一总线1516耦合到第二总线1520的总线桥1518。各种装置可耦合到第二总线1520，例如包括键盘/鼠标1522、通信装置1526和数据存储单元1528，例如盘驱动器或者其他大容量存储装置，其他大容量存储装置在一个实施例中可包括代码1530。另外，音频i/o1524可耦合到第二总线1520。实施例可被包含到其他类型的系统中，包括移动装置，比如智能蜂窝电话、平板计算机、上网本、ultrabooktm，等等。图16是根据实施例图示出可用于制造集成电路来执行操作的ip核心开发系统1600的框图。ip核心开发系统1600可用于生成模块化的、可重复使用的设计，这些设计可被包含到更大的设计中或者被用于构造整个集成电路(例如，soc集成电路)。设计设施1630可以用高级别编程语言(例如，c/c++)生成ip核心设计的软件仿真1610。软件仿真1610可用于设计、测试和验证ip核心的行为。然后可从仿真模型创建或合成寄存器传送级(registertransferlevel，rtl)设计。rtl设计1615是对硬件寄存器之间的数字信号的流动(包括利用建模的数字信号执行的关联逻辑)建模的集成电路的行为的抽象。除了rtl设计1615以外，也可创建、设计或者合成在逻辑级或晶体管级的更低级别设计。从而，初始设计和仿真的特定细节可变化。rtl设计1615或等同物还可被设计设施合成为硬件模型1620，该硬件模型1620可采取硬件描述语言(hardwaredescriptionlanguage，hdl)，或者物理设计数据的某种其他表示。hdl可被进一步仿真或测试来验证ip核心设计。ip核心设计可被存储来利用非易失性存储器1640(例如，硬盘、闪速存储器或者任何其他非易失性存储介质)输送到第三方制造设施1665。或者，可通过有线连接1650或无线连接1660(例如，经由互联网)来传输ip核心设计。制造设施1665随后可制造至少部分地基于该ip核心设计的集成电路。制造的集成电路可被配置为根据本文描述的至少一个实施例执行操作。现在参考图17，示出了根据实施例的用于自主硬件性能状态控制的操作流程。处理器的硬件电路，例如hwp控制器(其本身可被包括在处理器的功率控制器中)，可执行操作流程1700。这样，操作流程1700可由硬件电路、固件、软件、和/或其组合来执行。如图17中所示，操作流程1700可用于计算新的目标频率(操作1710)。如本文将会描述的，在特定实施例中，这个新的目标操作频率可以是至少部分地基于多个参数来计算的，所述参数包括平均利用率值、平均频率值和目标利用率值。在计算新目标频率后，在块1720，这个新的目标频率可被提供到功率控制器，以使得处理器的一个或多个处理引擎(例如，一个或多个核心、图形处理器或其他处理单元)按目标频率执行。例如，功率控制器可包括p状态控制器，来使得时钟生成电路和电压生成电路利用这个新的目标频率、在给定的性能状态下操作。仍参考图17，注意用于计算新目标频率的各种输入(包括目标利用率值、平均频率和平均利用率)可被提供给hwp控制器。在一个实施例中，在处理器的运行时(runtime)期间，可计算平均频率和平均利用率(块1730)。在实施例中，触发事件1735可发生以使得这些计算被执行。虽然本发明的范围在这个方面不受限制，但在一个实施例中，可根据按给定的评估间隔发生的触发事件来周期性地计算这些平均值，该评估间隔可在大约100微秒到10毫秒之间的量级；当然其他时间范围在其他实施例中是可能的。在一种实施例中，对平均频率和利用率的运行时计算可根据指数加权移动平均(exponentiallyweightedmovingaverage，ewma)函数或另外的数学模型来进行。注意，目标频率计算可根据另外的触发事件来执行，该另外的触发事件可被设置在相同或不同的评估间隔。在一种实施例中，可根据所谓的p代码内的执行来设置这个触发事件，该p代码可以是存储在例如功率控制器可访问的非易失性存储装置中的微代码，以使得功率控制器能够执行各种处理器功率管理操作。仍在图17中可见，在块1750，接收请求，例如从操作系统或其他系统软件接收，以针对能量性能偏好(epp)设置新的值。作为示例，os可在每当工作负载变化发生时(例如当新的进程被发起时、在情境切换时等等)，发送epp值。在一个实施例中，epp值还可以是经由xsave/xrestore指令来提供的，而不是显式地由os写入提供。从而，在一种实施例中，目标利用率值可被周期性地计算或者由于新的目标利用率的触发而被计算。在块1760，这个epp值可用于确定目标利用率值。在一个特定实施例中，此确定可基于利用目标epp值对查找表的访问以识别与epp值相对应的目标利用率值。要理解，虽然图17的实施例在这个高级别示出，但许多变化和替换是可能的。还要注意，图17中描述的各种操作块可在功率控制器内的不同位置或者在处理器的其他硬件电路中执行，并且如上所述，这些操作可根据不同的评估间隔以及在处理器操作期间的不同时点执行。现在参考图18，其示出了根据本发明的实施例的方法的流程图。在实施例中，方法1800可由硬件电路、软件、固件和/或其组合来执行。在特定实施例中，方法1800可由控制电路来执行，例如处理器的功率控制器的控制电路。如图所示，方法1800是如本文所述用于确定要用于hwp操作中的平均操作参数的方法。可以看出，方法1800开始于维护第一计数器(块1810)。这个第一计数器是利用率计数器，其在一种实施例中可维护活跃驻留(residency)计数。这样，该第一计数器可被配置为对于相应的处理元件(例如，核心、其他处理引擎或者整体处理器)处于活跃c0状态中的每个时钟周期将其计数值递增，例如递增一。接下来，在块1820，可维护第二计数器。该第二计数器是频率计数器，其在一种实施例中可维护关于操作频率的计数信息。然后如图18中进一步图示的，在菱形1830处，确定评估窗口是否已完成。如果否，则这些计数器的进一步计数操作和维护可发生。否则，如果确定评估窗口(其可在大约100微秒到10毫秒之间的量级)已完成，则控制传递到块1840。对于ewma函数，此时间值被用作tau值。注意，在一些实施例中，可至少部分地从epp值得出此时间窗口的时段。在其他实施例中，epp值可以是从其他系统参数驱动的，例如在低电池电荷状态，可以(可能经由系统软件)选择能量效率更高的操作。在块1840，可计算平均利用率值。这个平均利用率值是处理器的利用率值的移动平均，例如相关核心、处理引擎和/或处理器处于活跃状态中的整体处理器周期的平均百分比。进而，在块1850，可计算平均频率值。这个平均频率值是处理器整体和/或相关核心或其他处理引擎的操作频率的移动平均。在块1860，这些平均值被提供到hwp控制器。要理解，虽然图18的实施例在这个高级别示出，但许多变化和替换是可能的。现在参考图19，其示出了根据本发明的另一实施例的方法的流程图。在图19的实施例中，方法1900是用于确定目标利用率值的方法。在一种实施例中，此确定可由功率控制器的控制电路执行，并且这样可由硬件电路、软件、固件、和/或这些的组合来执行。如图所示，方法1900开始于从操作系统接收能量性能偏好(块1910)。此epp值可以是例如响应于情境切换、新进程或线程的创建、或者在许多其他实例中从os接收的。在一种实施例中，os可借由对hwp寄存器(例如hwp请求寄存器)的更新来传达此epp值。在一种实施例中，epp值可由系统软件(例如，驱动器或者系统管理软件)来传达。控制接下来传递到块1820，在这里可至少部分地基于此能量性能偏好值来确定目标利用率值。在一个实施例中，控制电路可维护具有多个条目的查找表，每个条目将epp值(或epp范围)与相应的目标利用率值关联起来。这样，接收到的epp值可用于在查找表内查找相应的目标利用率值。当然在其他实施例中，可发生不同手段来基于接收到的epp确定目标利用率值。仍参考图19，控制传递到块1930，在这里这个目标利用率值可被提供给hwp控制器。如本文所述，hwp控制器可使用此目标利用率值来确定具有低时延和更高的用户响应性的适当的目标操作频率。现在参考图20，其示出了根据本发明的又一实施例的方法的流程图。如图20中所示，方法2000是根据一种实施例用于在hwp操作期间动态地确定目标操作频率的方法。这样，方法2000可由硬件电路、软件、固件、和/或这些的组合来执行，例如由hwp控制器执行，该hwp控制器本身可被实现在处理器的功率控制器中。如图所示，方法2000开始于接收目标利用率值(块2010)。该目标利用率值(该目标利用率值可如上文在图19中所述那样得出)可被存储在第一存储装置中，例如hwp控制器的寄存器。接下来，控制传递到块2020，在这里平均利用率值可被接收并被存储在第二存储装置中，例如hwp控制器的另一寄存器。接下来，在块2030，平均频率值可被接收并被存储在第三存储装置中，例如hwp控制器的又一寄存器。要理解，在另一实施例中，单个寄存器可包括多个字段来存储目标利用率值以及平均利用率和频率值。并且当然，虽然在图20中是以这个串行方式示出的，但这些值可在hwp控制器中被异步地接收、按不同顺序接收，等等。仍参考图20，接下来在块2040，hwp控制器可计算目标操作频率。在本文的实施例中，可至少部分地基于目标利用率值、平均利用率值、以及平均频率值，例如根据以下的式1来计算这个目标操作频率。在式1中，utarget是利用率目标，其只取决于epp值；uavg是时间窗口上的平均利用率；favg是时间窗口上的平均频率；并且ftarget是计算出的目标频率。仍参考图20，控制传递到块2050，在这里可以使得一个或多个处理引擎按这个目标操作频率进行操作。为此，hwp控制器本身或者经由额外的功率控制器电路可使得一个或多个时钟生成器针对核心或其他处理引擎来生成时钟信号(按这个目标操作频率)。这样，基于对epp值的更新，可发生对性能状态的非常低时延且响应迅捷的更新。在一些情况下，hwp控制器可在单个更新迭代中使得目标操作频率(并从而使得所产生的性能状态)被从第一性能状态调整到第二性能状态，而没有任何中间步骤。以这种方式，可增强用户体验，因为更新性能状态的hwp操作可几乎瞬时发生，而不是经由对目标操作频率的多个中间更新才发生(并从而不是经由多个中间性能状态才发生，例如每个是相同值的给定多步骤(例如，每步骤增大四个分格值(binvalue)))。要理解，虽然图20的实施例在这个高级别示出，但许多变化和替换是可能的。现在参考图21，示出了根据本发明的实施例的功率控制器的框图。如图21中所示，功率控制器2100在一种实施例中可被实现为例如被包含到多核处理器或其他soc中的功率控制单元(pcu)。在图21中所示的高级别视图中，pcu2100包括hwp控制器2150和性能状态控制器2180。虽然出于对本文描述的hwp控制的论述的目的，仅仅示出了这两个构成控制器，但要理解在pcu2100内也可存在额外的控制电路，例如功率预算控制器、热约束或其他约束控制器等等。在本文的相关部分中，pcu2100接收hwp信息，例如从os接收。如图所示，这个hwp信息被存储在hwp请求寄存器2105中。对于这里的论述，假定这个hwp信息包括epp值，其可被存储在hwp请求寄存器2105的相应epp字段中。进而，这个epp值被用于访问查找表2110。在实施例中，查找表2110可包括多个条目，每个条目将epp值(或范围)与目标利用率值关联起来。在图示的实施例中，给定条目的目标利用率值可被用接收到的epp值来访问并且被提供给hwp控制器2150，在这里其被存储在目标利用率值寄存器2152中。注意，不同实施例中的查找表2110可被存储在非易失性存储器中，或者其可被存储在易失性存储器中，该易失性存储器用引导操作期间(例如可从固件获得)的条目值或者基于某种公式计算的条目值来写入。如图21中进一步图示的，pcu2100还包括c0计数器2120。在实施例中，此计数器可维护给定处理核心、处理元件和/或整体处理器的处于活跃c0状态中的驻留的计数。按给定的间隔，这个计数器值可被提供给取平均电路2125。如还图示的，pcu2100还包括频率计数器2130。在实施例中，此计数器可维护与给定处理核心、处理元件和/或整体处理器的操作频率相关联的计数信息。按给定的间隔，这个计数器值可被提供给取平均电路2125。取平均电路2125在给定的取平均窗口结束时可计算平均频率和平均利用率，并且将这些值提供给hwp控制器2150，在hwp控制器2150处，它们可分别被存储在平均频率寄存器2154和平均利用率寄存器2156中。要理解，虽然出于说明目的示出了这三个寄存器2152-2156，但在其他实施例中可存在更多或更少的这种寄存器或其他临时存储装置。仍参考图21，hwp控制器2150还包括目标频率控制器2158，其可从这三个寄存器接收这些值。至少部分地基于此信息，目标频率控制器2158可计算目标频率，处理器的一个或多个核心或其他处理元件可按该目标频率进行操作。进而，目标频率控制器2158可将此目标频率提供给性能状态控制器2180。性能状态控制器2180进而可针对此目标频率确定性能状态(即电压/频率对)，并且生成控制信号来使得这种核心或其他处理元件在给定的性能状态下操作。注意在一些实例中，取决于目标操作频率，性能状态控制器2180也可识别对操作电压的更新。为此，要理解性能状态控制信息还可包括目标操作电压控制信息，其可被提供给一个或多个电压调节器(例如，一个或多个集成电压调节器和/或外部电压调节器)。要理解虽然图21的实施例在这个高级别示出，但许多变化和替换是可能的。现在参考图22，示出了根据实施例的硬件性能状态控制的改善的用户响应性的图示。图示2200示出了在确定目标操作频率和所得到的性能状态时使用的各种参数。在曲线2210处，epp提示值开始于高值(例如最大值，其对应于相对于性能、对能量效率的高偏好)。可以看出，在操作期间，接收epp提示的变化，其中epp提示值被减小，指示出以更高功率消耗为代价，对性能的更大期望。注意，此epp提示可基于每逻辑处理器(物理核心或者同时多线程(simultaneousmultithreaded，smt)核心上的软件线程)被提供，并且被用于基于每个核心来控制性能状态。由于此epp变化，还发生目标操作频率的基本上瞬时的变化(增大)，如曲线2240处所指示。还要注意，这个目标操作频率变化还基于操作频率和利用率的平均值，它们是在曲线2220和2230处示出的。对于本文中目标操作频率至少部分地基于瞬时epp提示值的实施例，目标操作频率可在单个步骤中相当急剧地变化。与之不同，典型的硬件性能状态更新可限于频率的一个或几个分格值(例如，其中每个分格值是100兆赫兹)。取而代之，对于这里的实施例，硬件性能状态更新的几乎瞬时的单次迭代可引起例如可在大约1000到5000兆赫兹之间的目标操作频率变化；当然在不同的实现方式中可发生其他的目标操作频率变化。以下示例属于进一步实施例。在一个示例中，一种处理器包括：第一核心，来执行指令；以及功率控制器，来控制所述处理器的功率消耗。所述功率控制器可包括硬件性能状态控制器来相对于操作系统自主地控制所述第一核心的性能状态，其中所述硬件性能状态控制器至少部分地基于从所述操作系统接收的能量性能偏好提示来针对所述第一核心的性能状态计算目标操作频率。在一种示例中，响应于对所述能量性能偏好提示的第一更新，所述硬件性能状态控制器在单次迭代中将所述第一核心的性能状态从第一性能状态更新到第二性能状态。在一种示例中，所述硬件性能状态控制器还基于所述第一核心的平均操作频率和所述第一核心的平均利用率值来计算所述目标操作频率。在一种示例中，所述硬件性能状态控制器利用所述能量性能偏好提示访问表格来确定目标利用率值。在一种示例中，所述硬件性能状态控制器还基于所述目标利用率值来计算所述目标操作频率。在一种示例中，所述硬件性能状态控制器根据以下式子确定所述目标操作频率：其中utarget是所述目标利用率值，uavg是所述平均利用率值，favg是所述平均操作频率并且ftarget是所述目标操作频率。在一种示例中，所述功率控制器包括：第一存储装置，来存储所述目标利用率值；第二存储装置，来存储所述平均操作频率；以及第三存储装置，来存储所述平均利用率值。在一种示例中，所述功率控制器还包括性能状态控制器来使得至少一个时钟电路按所述目标操作频率操作并且使得至少一个电压调节器按所述性能状态的操作电压来操作。在另一示例中，一种方法包括：在处理器的控制器中从操作系统接收能量性能偏好提示；利用所述能量性能偏好提示确定目标利用率值；至少部分地基于所述目标利用率值、平均利用率值和平均操作频率来计算目标操作频率；并且使得所述处理器的至少一个核心在第一性能状态操作，所述第一性能状态具有所述目标操作频率。在一种示例中，利用所述能量性能偏好提示确定所述目标利用率值包括利用所述能量性能偏好提示访问表格来获得所述目标利用率值。在一种示例中，所述方法还包括根据以下式子计算所述目标操作频率：其中utarget是所述目标利用率值，uavg是所述平均利用率值，favg是所述平均操作频率并且ftarget是所述目标操作频率。在一种示例中，所述方法还包括响应于计算所述目标操作频率而使得所述至少一个核心在单次更新中从第二性能状态改变到所述第一性能状态。在一种示例中，所述方法还包括：接收所述平均利用率值并且将所述平均利用率值存储在第一存储装置中；并且接收所述平均操作频率并且将所述平均操作频率存储在第二存储装置中。在一种示例中，所述方法还包括：根据加权移动平均基于第一计数值来计算所述平均利用率值，所述第一计数值与所述处理器的至少一部分的活跃状态驻留相关联；并且根据加权移动平均基于第二计数值来计算所述平均操作频率，所述第二计数值与所述处理器的至少一部分的操作频率相关联。在另一示例中，一种包括指令的计算机可读介质执行如上述示例中任何一者所述的方法。在另一示例中，一种包括数据的计算机可读介质被至少一个机器用来制造至少一个集成电路以执行如上述示例中任何一者所述的方法。在另一示例中，一种装置，包括用于执行如上述示例中任何一者所述的方法的装置。在另一示例中，一种系统包括处理器，该处理器包括：多个核心，来执行指令；第一控制电路，来从操作系统接收偏好提示并且至少部分地基于所述偏好提示并且相对于所述操作系统自主地为所述多个核心中的至少第一核心计算目标操作频率；以及第二控制电路，来从所述第一控制电路接收对所述目标操作频率的指示，并且响应于所述指示，使得与所述第一核心相关联的第一时钟电路按所述目标操作频率操作，其中所述第二控制电路独立地控制所述多个核心中的至少一些的性能状态。所述系统还可包括耦合到所述处理器的动态随机访问存储器，其中所述动态随机访问存储器存储所述操作系统的至少一部分。在一种示例中，所述第一控制电路还基于所述第一核心的平均操作频率和所述第一核心的平均利用率值来计算所述目标操作频率。在一种示例中，所述第一控制电路还基于所述第一核心的目标利用率值来计算所述目标操作频率。在一种示例中，所述系统还包括存储装置来存储具有多个条目的表格，所述多个条目中的每一者将偏好提示与目标利用率值相关联。在一种示例中，所述第一控制电路使用所述偏好提示来访问存储在所述多个条目中的第一条目中的第一目标利用率值。在一种示例中，所述系统还包括功率控制器，其中所述功率控制器按周期性间隔确定所述平均操作频率和所述平均利用率值的至少一者，所述周期性间隔是至少部分地基于所述偏好提示的。注意在本文中可互换使用术语“电路”和“电子线路”。如本文所使用的，这些术语和术语“逻辑”用于单独地或者按任何组合来指代模拟电路、数字电路、硬连线电路、可编程电路、处理器电路、微控制器电路、硬件逻辑电路、状态机电路和/或任何其他类型的物理硬件组件。实施例可用于许多不同类型的系统中。例如，在一个实施例中，通信装置可被布置为执行本文描述的各种方法和技术。当然，本发明的范围不限于通信装置，而是其他实施例可指向其他类型的用于处理指令的装置，或者包括指令的一个或多个机器可读介质，这些指令响应于在计算装置上被执行而使得该装置实现本文描述的一个或多个方法和技术。实施例可实现在代码中并且可被存储在其上存储有指令的非暂态存储介质上，所述指令可用于将系统编程为执行这些指令。实施例还可实现在数据中并且可被存储在非暂态存储介质上，该存储介质如果被至少一个机器使用则使得该至少一个机器制造至少一个集成电路来执行一个或多个操作。还有另外的实施例可以实现在包括信息的计算机可读存储介质中，所述信息当被制造到soc或其他处理器中时将配置该soc或其他处理器执行一个或多个操作。存储介质可包括但不限于任何类型的盘，包括软盘，光盘，固态驱动器(solidstatedrive，ssd)，致密盘只读存储器(compactdiskread-onlymemory，cd-rom)，可改写致密盘(compactdiskrewritable，cd-rw)，以及磁光盘，半导体装置，比如只读存储器(read-onlymemory，rom)，随机访问存储器(randomaccessmemory，ram)，比如动态随机访问存储器(dynamicrandomaccessmemory，dram)，静态随机访问存储器(staticrandomaccessmemory，sram)，可擦除可编程只读存储器(erasableprogrammableread-onlymemory，eprom)，闪速存储器、电可擦除可编程只读存储器(electricallyerasableprogrammableread-onlymemory，eeprom)，磁卡或光卡，或者任何其他类型的适用于存储电子指令的介质。虽然已针对有限数目的实施例描述了本发明，但本领域技术人员将会明白根据这些实施例的许多修改和变化。打算所附权利要求覆盖落在本发明的真实精神和范围内的所有这种修改和变化。当前第1页12当前第1页12