一种基于UVM验证方法学的FeRAM接口验证平台的实现方法与流程

本发明涉及芯片设计的功能验证领域，尤其是feram铁电存储器和ahb总线的相关验证。

背景技术：

验证的目的是为了保证自己的设计能够满足设计spec的要求。特别是近年来芯片的复杂度不断上升，芯片的制程也在不断变小，所以这个时候芯片验证的重要性愈发突出。uvm验证方法学基于systemverilog语言，并且集合了vmm和ovm验证方法学的优点。uvm内涵了许多功能强大的类库，因为这个库的存在，验证平台的搭建和使用方便了很多。这也是uvm验证方法学最大的优势。

feram(铁电存储器)是近来非挥发性存储器的典型代表。它具有很多的优点其中包括：功耗相对较低、可进行多次的读写操作、读操作和写操作的速度快、对辐射的抵抗能力比较强等。铁电存储器集合了ram的所有优点，并且同时属于非易失性的存储器。feram的读操作和写操作的速度与ram相差无几，读写的功耗远远低于rom而当它掉电的时候却和rom一样不会失去数据。

ahb(advancedhighperformancebus)总线是嵌入式系统互连方向高性能总线的标准。ahb总线的优势是它不局限于制造工艺技术和对应的核心处理器，它能够移植到不同的设计当中。它开放性的总线标准使它能够将risc处理器和其它的不同ip连接在一起实现通信。ahb总线也因此成为了soc系统中普遍应用的互联标准之一。

技术实现要素：

由于铁电存储器作为ip经常嵌入soc中使用，ahb总线具有性能的优越性而被广泛应用到soc中，所以将铁电存储器与ahb总线相结合的接口就尤为关键。本发明提出了一种基于uvm验证方法学的feram接口验证平台实现方法，本发明的验证平台结构如下。

各种类型的测试向量testcase，用于启动不同的virtualsequence，产生不同的激励。与普通的存储器不同，feram铁电存储器由于有很多不同的传输模式，对应的测试向量也有多种，例如页模式读操作、页模式写操作、度延迟操作等等。

虚拟序列virtualsequence，用于综合调度ahb方向的sequence和feram方向的sequence。

验证环境env，用于封装数据对比器checker、参考模型referencemodel、覆盖率收集的模型和ahb方向与feram方向的两个agent。

寄存器模型reg_model，用于统一管理所有的寄存器，使整个验证平台对寄存器的使用更加便捷。

ahb_agent，用于按照ahb总线的协议产生激励，并且发送给dut。它的内部包含了序列传送器sequencer、序列驱动器driver和监视器monitor。driver会将sequencer传送过来的数据按照ahb的正确协议给发送到总线上面，与此同时monitor也会将数据从总线上采集下来发送到验证平台内部。

feram_agent，用于模仿铁电存储器的行为，按照铁电存储器的协议与接口交互。其中包含了序列传送器、序列驱动器和监视器。与普通的存储器不同，铁电存储器有页模式的读写、ce信号与片选信号两种不同信号控制模式、读写转换延迟等多种操作，所以在agent内部会嵌入寄存器模型，去读取对应的配置。feram_diver、feram_monitor在检测到片选信号的变化过后会根据寄存器的值来发送和收集数据。

checker，用于自动对比数据，分别从参考模型和总线上面获取数据，对比是否一致。

referencemodel，用于产生符合spec要求的正确数据，再将数据发送给checker。

覆盖率模型cov，用于功能覆盖率的收集，结合feram铁电存储器的各种功能特点，建立对应的覆盖仓，根据传输接口port发送过来的数据收集覆盖率。

附图说明

图1为整个验证平台的框架图。

图2为sequence启动过程。

图3为ahb总线方向驱动数据流程。

图4为feram方向驱动数据流程。

具体实施方式

本发明的验证平台如图1所示，整个验证平台包括了最外层的testcase、验证环境env、feram方向和ahb方向的agent、验证环境的寄存器模型reg_model、数据对比的checker、参考模型和覆盖率收集模型。

testcase测试用例会在它的mainphase内部手动或者自动的启动不同的sequence。这里主要包括寄存器测试、数据传输测试、异常测试等。并且会在build_phase里面配置寄存器模型，指明后门访问的路径，调用lock_model函数进行寄存器模型的锁存。

env验证环境当中例化了寄存器模型reg_model、虚拟序列产生器virtualsequence、ahb_agent、feram_agent、计分板checker、referencemodel和功能覆盖率cov。其中reg_model的目的是给验证环境提供寄存器模型的接口，虚拟序列产生器则是管理虚拟测试序列、ahb_agent和feram_agent分别模拟ahb总线和feram铁电存储器的行为，reference_model根据发送到dut内部的激励产生正确的事务，发送给checker。而checker则利用这些事务进行数据对比，判断设计的功能是否正确。覆盖率组件cov用于自动收集功能覆盖率，它反应了验证的完备性。

代理agent内部例化了序列器sequencer、驱动器driver、监视器monitor。这些组件的运行机理是ahb的sequence产生事务数据，通过sequencer传送给driver，然后driver按照协议发送出去，与此同时，feram方向获取到了操作的类型，通过寄存器模型的后面访问获取对应配置，具体sequence启动过程如图2所示。而ahb方向driver对数据的发送如图3所示，feram方向如图4所示。

技术特征：

1.一种基于uvm验证方法学的feram接口验证平台实现方法，其特征在于采用uvm验证方法学搭建验证平台验证feram接口功能，使其成功连接ahb总线和feram铁电存储器。

2.所述的验证平台的主要模块包括测试用例testcase、验证环境env、数据对比checker、参考模型referencemodel、收集覆盖率cov、模仿ahb总线的agent、模仿feram的agent。

3.通过这些组件让整个验证平台能够完美的运行。

4.根据权利要求1所述一种基于uvm的feram接口验证平台实现方法，其特征在于：通过ahb方向的agent控制sequence的产生，使它符合ahb总线的协议，并且根据产生的ahb方向的sequence来控制feram方向的sequence。

5.根据权利要求1所述一种基于uvm的feram接口验证平台实现方法，其特征在于：参考模型通过tlm通信机制，接收到port传输过来的数据，根据铁电存储器的功能特点，产生对应的正确的数据发送到计分板，实心数据的自动对比。

6.根据权利要求1所述一种基于uvm的feram接口验证平台实现方法，其特征在于：利用寄存器模型，结合前门访问、后门访问、寄存器模型的期望值、镜像值，使激励地产生和数据的对比更加便捷。

7.根据权利要求1所述一种基于uvm的feram接口验证平台实现方法，其特征在于：因为feram存储器页模式的读操作时序的特殊性，会在feram存储器的interface接口部分手动加上断言，检测整个仿真过程当中的时序变化是否合理。

8.根据权利要求1所述一种基于uvm的feram接口验证平台实现方法，其特征在于：因为feram铁电存储器有各种不同的读写模式例如页模式的读、紧邻的不同bank的读写操作等，会利用代码覆盖率和功能覆盖率来收集仿真过的模式，保证遍历每种模式。

技术总结
一种基于UVM验证方法学的FeRAM(铁电存储器)接口验证平台的实现方法，其特征在于采用UVM验证方法学搭建验证平台验证FeRAM接口功能，使其成功连接AHB总线和FeRAM铁电存储器。所述的验证平台包括测试用例testcase、验证环境env、数据对比checker、参考模型referencemodel、模仿AHB总线的agent、模仿FeRAM的agent等。本发明采用UVM验证方法学的思想，利用SystemVerilog语言搭建验证平台。通过AHB方向发送不同的有针对性的sequence测试整个验证平台的各种功能,与此同时覆盖率组件会收集覆盖率的情况，接口断言自动检查时序，checker自动对比数据，从而保证设计功能的正确且完备。该平台为FeRAM作为IP设计嵌入集成电路中提供了一种有效的验证手段，具有高效、方便的特点。

技术研发人员：王忆文;吴径舟
受保护的技术使用者：电子科技大学
技术研发日：2020.05.07
技术公布日：2020.11.10