多时钟域的数字测试电路、数字集成电路测试系统的制作方法

本申请涉及数字集成电路测试技术领域，特别是涉及一种多时钟域的数字测试电路和数字集成电路测试系统。

背景技术：

在集成电路(integratedcircuit，简称为ic)的设计和生产过程中，通常需要对芯片进行测试，以检测芯片是否存在短路、开路、延时故障等问题。数字测试系统(digitaltestingsystem，简称为dts)是一种用于信息数据传输、存储、分析处理的系统，可用于芯片的数字测试。通常，数字测试系统包括一个系统内部时钟和多个测试资源板，每个测试资源板上设置有数字测试通道，系统内部时钟作为整个数字测试系统的参考时钟，使得每个数字测试通道的输出信号都处在同一个时钟域，所输出的时钟信号的波形也是相互同步的。

在一些芯片测试场景中，同一颗芯片需要输出不同频率、相互同步的数字波形，即这些数字波形之间的频率成整数倍关系，例如一个数字波形的频率是200mhz，一个数字波形的频率是400mhz，还有一个数字波形的频率是800mhz。

在一些芯片测试场景中，同一颗芯片需要输出不同频率、互不同步的数字波形，即这些数字波形之间的频率不成整数倍关系，例如一个数字波形的频率是70mhz，一个数字波形的频率是30mhz，还有一个数字波形的频率是800mhz，并且不同的数字波形之间的频率能够单独进行变化，不会互相干扰。

相关技术中的数字测试系统往往是通过对系统内部时钟进行倍频或分频，再将多个时钟信号输送到时钟输出通道输出，从而为芯片测试提供多个不同频率的时钟信号。然而，该种数字测试系统只能满足单个时钟域的测试需求，无法满足多时钟域的测试需求。且相关技术中的数字测试系统的时钟发生器在多个测试资源板传输的过程中，其输出的时钟信号的精度和质量都会有一定的损失，无法满足高精度的测试需求。

目前针对相关技术中数字测试系统无法满足高精度、多时钟域的测试需求的问题，尚未提出有效的解决方案。

技术实现要素：

本申请实施例提供了一种多时钟域的数字测试电路和数字集成电路测试系统，以至少解决相关技术中数字测试系统无法满足高精度、多时钟域的测试需求的问题。

第一方面，本申请实施例提供了一种多时钟域的数字测试电路，应用于数字集成电路的测试，所述多时钟域的数字测试电路包括：第一高精度时钟发生器、背板时钟总线接口、第一时钟选择单元以及时钟输出通道；所述第一高精度时钟发生器的输出端和所述背板时钟总线接口的输出端和分别和所述第一时钟选择单元的两个输入端电连接，所述第一时钟选择单元的输出端和所述时钟输出通道的输入端电连接；其中，

所述第一高精度时钟发生器，用于生成第一时钟域的第一时钟信号；

所述背板时钟总线接口，用于从背板时钟总线获取第二时钟域的第二时钟信号，其中，所述第一时钟域和所述第二时钟域为非同步的时钟域；

所述第一时钟选择单元，用于选择所述第一时钟信号和所述第二时钟信号中的其中一个时钟信号，并将所选择的时钟信号输出到所述时钟输出通道。

在其中一些实施例中，所述第一高精度时钟发生器包括第一晶振和第一倍频单元，所述第一晶振的输出端和所述第一倍频单元的输入端电连接；所述第一晶振用于产生所述第一时钟域的第一原始时钟信号；所述第一倍频单元用于将所述第一原始时钟信号进行倍频处理，生成所述第一时钟信号。

在其中一些实施例中，所述多时钟域的数字测试电路还包括：第二高精度时钟发生器，所述第二高精度时钟发生器的输入端用于输入所述第二时钟域的第二原始时钟信号，所述第二高精度时钟发生器的输出端和所述背板时钟总线的输入端电连接；所述第二高精度时钟发生器用于将所述第二原始时钟信号倍频至多个高频时钟信号，得到所述第二时钟域的第二时钟信号，其中，所述第二时钟信号之间的频率互成整数倍关系。

在其中一些实施例中，所述第二高精度时钟发生器包括：第二倍频单元和第三倍频单元，所述第二倍频单元的输出端和所述第三倍频单元的输入端电连接，所述第二倍频单元的输出精度大于所述第三倍频单元的输出精度；所述第二倍频单元用于对所述第二原始时钟信号进行倍频处理；所述第三倍频单元用于将从所述第二倍频单元输出的时钟信号进行倍频处理，生成所述多个高频时钟信号。

在其中一些实施例中，所述第二倍频单元包括：小数分频锁相环和第一寄存器，所述小数分频锁相环和所述第一寄存器电连接，所述第一寄存器中存储有第一预设分频参数，所述小数分频锁相环用于根据所述第一预设分频参数对所述第二原始时钟信号进行倍频处理；

所述第三倍频单元包括：多个整数分频锁相环和多个第二寄存器，所述多个整数分频锁相环和所述多个第二寄存器一一对应电连接，每个第二寄存器中存储有第二预设分频参数，所述多个整数分频锁相环用于根据多个所述第二预设分频参数将从所述第二倍频单元输出的时钟信号进行倍频处理，生成所述多个高频时钟信号。

在其中一些实施例中，所述多时钟域的数字测试电路还包括：第二晶振，所述第二晶振和所述第二高精度时钟发生器的输入端电连接，所述第二晶振用于产生所述第二时钟域的第二原始时钟信号

在其中一些实施例中，所述多时钟域的数字测试电路还包括：第二时钟选择单元，所述第二时钟选择单元的输出端和所述第二高精度时钟发生器的输入端电连接，所述第二时钟选择单元包括第一输入端口和第二输入端口，所述第一输入端口和所述第二晶振的输出端电连接；所述第二时钟选择单元用于选择其中一个输入端口的时钟信号作为所述第二原始时钟信号输入到所述第二高精度时钟发生器中。

在其中一些实施例中，所述多时钟域的数字测试电路还包括：时钟分发单元，所述时钟分发单元的输入端和所述背板时钟总线接口的输出端电连接，所述时钟分发单元的输出端和数字集成电路测试系统中的多个槽位的输入端电连接，其中，所述多个槽位的输出端和数字集成电路测试系统中的测试资源板的输入端电连接；所述时钟分发单元用于从所述背板时钟总线接口获取所述第二时钟信号，并将所述第二时钟信号分发至所述多个槽位。

在其中一些实施例中，所述多时钟域的数字测试电路还包括：时钟输出控制器，所述时钟输出控制器的输入端和所述第一时钟选择单元的输出端电连接，所述时钟输出控制器的输出端和所述时钟输出通道的输入端电连接；所述时钟输出控制器用于控制所述第一时钟信号或者所述第二时钟信号在所述时钟输出通道中输出。

第二方面，本申请实施例提供了一种数字集成电路测试系统，包括背板、测试资源板以及多个槽位，所述背板上设置有背板时钟总线，所述测试资源板上设置有时钟输出通道接口，还包括如上述第一方面所述的多时钟域的数字测试电路，所述多时钟域的数字测试电路产生的多个时钟信号通过所述背板输出到所述测试资源板上。

相比于相关技术，本申请实施例提供的多时钟域的数字测试电路和数字集成电路测试系统，包括：第一高精度时钟发生器、背板时钟总线接口、第一时钟选择单元以及时钟输出通道；第一高精度时钟发生器的输出端和背板时钟总线接口的输出端分别和第一时钟选择单元的两个输入端电连接，第一时钟选择单元的输出端和时钟输出通道的输入端电连接；其中，第一高精度时钟发生器，用于生成第一时钟域的第一时钟信号；背板时钟总线接口，用于从背板时钟总线获取第二时钟域的第二时钟信号，其中，第一时钟域和第二时钟域为非同步的时钟域；第一时钟选择单元，用于选择第一时钟信号和第二时钟信号中的其中一个时钟信号，并将所选择的时钟信号输出到时钟输出通道。通过本申请，解决了相关技术中数字测试系统无法满足高精度、多时钟域的测试需求的问题，实现了数字测试系统的高精度、多时钟域的测试。

本申请的一个或多个实施例的细节在以下附图和描述中提出，以使本申请的其他特征、目的和优点更加简明易懂。

附图说明

此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1是根据本申请实施例的多时钟域的数字测试电路的结构框图一；

图2是根据本申请实施例的小数分频锁相环的原理框图；

图3是根据本申请实施例的第二高精度时钟发生器的结构框图；

图4是根据本申请实施例的多时钟域的数字测试电路的结构框图二；

图5是根据本申请实施例的时钟分发单元的连接示意图；

图6是根据本申请实施例的时钟输出控制器的连接示意图；

图7是根据本申请实施例提供的数字集成电路测试系统的结构示意图。

附图说明：

101、第一高精度时钟发生器；102、背板时钟总线接口；103、第一时钟选择单元；104、时钟输出通道；105、第二高精度时钟发生器；106、第二倍频单元；107、第三倍频单元；108、小数分频锁相环；109、第一寄存器；110、整数分频锁相环；111、第二寄存器；112、第二晶振；113、第二时钟选择单元；114、第一输入端口；115、第二输入端口；116、时钟分发单元；117、时钟输出控制器；201、背板；202、槽位；203、测试资源板；204、背板时钟总线；205、时钟输出通道接口。

具体实施方式

为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行描述和说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。基于本申请提供的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。

显而易见地，下面描述中的附图仅仅是本申请的一些示例或实施例，对于本领域的普通技术人员而言，在不付出创造性劳动的前提下，还可以根据这些附图将本申请应用于其他类似情景。此外，还可以理解的是，虽然这种开发过程中所做出的努力可能是复杂并且冗长的，然而对于与本申请公开的内容相关的本领域的普通技术人员而言，在本申请揭露的技术内容的基础上进行的一些设计，制造或者生产等变更只是常规的技术手段，不应当理解为本申请公开的内容不充分。

在本申请中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域普通技术人员显式地和隐式地理解的是，本申请所描述的实施例在不冲突的情况下，可以与其它实施例相结合。

除非另作定义，本申请所涉及的技术术语或者科学术语应当为本申请所属技术领域内具有一般技能的人士所理解的通常意义。本申请所涉及的“一”、“一个”、“一种”、“该”等类似词语并不表示数量限制，可表示单数或复数。本申请所涉及的术语“包括”、“包含”、“具有”以及它们任何变形，意图在于覆盖不排他的包含；例如包含了一系列步骤或模块(单元)的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可以还包括没有列出的步骤或单元，或可以还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。本申请所涉及的“连接”、“相连”、“耦接”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电气的连接，不管是直接的还是间接的。本申请所涉及的“多个”是指两个或两个以上。“和/或”描述关联对象的关联关系，表示可以存在三种关系，例如，“a和/或b”可以表示：单独存在a，同时存在a和b，单独存在b这三种情况。字符“/”一般表示前后关联对象是一种“或”的关系。本申请所涉及的术语“第一”、“第二”、“第三”等仅仅是区别类似的对象，不代表针对对象的特定排序。

本实施例还提供了一种多时钟域的数字测试电路，应用于数字集成电路的测试。图1是根据本申请实施例的多时钟域的数字测试电路的结构框图一，如图1所示，该多时钟域的数字测试电路包括：第一高精度时钟发生器101、背板时钟总线接口102、第一时钟选择单元103以及时钟输出通道104；第一高精度时钟发生器101的输出端和背板时钟总线接口102的输出端分别和第一时钟选择单元103的两个输入端电连接，第一时钟选择单元103的输出端和时钟输出通道104的输入端电连接；其中，第一高精度时钟发生器101，用于生成第一时钟域的第一时钟信号；背板时钟总线接口102，用于从背板时钟总线获取第二时钟域的第二时钟信号，其中，第一时钟域和第二时钟域为非同步的时钟域；第一时钟选择单元103，用于选择第一时钟信号和第二时钟信号中的其中一个时钟信号，并将所选择的时钟信号输出到时钟输出通道104。

在本实施例中，第一时钟域和第二时钟域分别由不同的时钟源生成，其中，第一高精度时钟发生器101中设置有第一时钟源，第二时钟域中设置有第二时钟源，第二时钟源包括数字测试系统的时钟源，第一时钟源和第二时钟源互不同步，从而使得第一时钟域和第二时钟域为非同步的时钟域。其中，第一时钟域可以产生任意频率的时钟信号，例如，其时钟信号的频率可以从12mhz至400mhz之间任意变化。

在一些实施例中，第一高精度时钟发生器101包括第一晶振和第一倍频单元，第一晶振的输出端和第一倍频单元的输入端电连接；第一晶振用于产生第一时钟域的第一原始时钟信号；第一倍频单元用于将第一原始时钟信号进行倍频处理，生成第一时钟信号。为满足数字测试系统输出时钟信号的高精度要求，第一高精度时钟发生器101可采用小数分频锁相环，以提高第一时钟域的输出频率解析度。图2是根据本申请实施例的小数分频锁相环的原理框图，如图2所示，该小数分频锁相环包括鉴相鉴频器、电荷泵、低通滤波器、压控振荡器、环路除法器以及∑-δ调制器，其中，∑-δ调制器是采用sigma-delta技术实现的积分-微分调制器，其用于给环路除法器引进一个小数量nq(t)，有如下公式：

fout＝(m+nq(t))×fin

nq(t)＝k/n

其中，fin代表输入信号，fout代表输出信号，k代表∑-δ调制器引入的量，n代表nq(t)的模，m和nq(t)分别代表分频比，m代表整数部分的分频比，nq(t)代表小数部分的分频比，由此可实现m.nq(t)分频。

第一高精度时钟发生器101可通过增大参数n来进一步提高频率解析度，以满足高频率解析度要求的芯片测试。

∑-δ调制器的噪声主要分布在高频段，在一些实施例中，可通过减小小数分频锁相环的带宽来减小引入环路滤波器中的噪声。

通常，数字测试系统的背板上设置有背板时钟总线，测试资源板上设置有数字测试通道，背板时钟总线接口102用于连接背板和测试资源板。为了实现背板和测试资源板之间的高速连接，背板时钟总线接口102可采用点到点的高速总线接口，例如g.link总线接口，g.link总线接口可通过g.link总线交换芯片从与其电连接的背板时钟总线上获取第二时钟域的第二时钟信号，并进行交换处理。

第一时钟选择单元103中可设置多个时钟选择信号端，用于生成多个时钟选择信号，以选择输出不同时钟域的时钟信号。例如，对于第一时钟域的信号，可设置第一时钟选择信号端，用于生成第一时钟选择信号，当第一时钟选择信号为高电平时，第一时钟选择单元103选择输出第一时钟域的信号。基于相同的道理，对于第二时钟域的信号，可设置第二时钟选择信号端，用于生成第二时钟选择信号，当第二时钟选择信号为高电平时，第一时钟选择单元103选择输出第二时钟域的信号。

时钟输出通道104可设置在测试资源板上，用于为待测试芯片输送相应的时钟信号。

通过上述的多时钟域的数字测试电路，解决了相关技术中数字测试系统无法满足高精度、多时钟域的测试需求的问题，实现了数字测试系统的高精度、多时钟域的测试。

在一些芯片测试场景中，同一颗芯片需要输出不同频率、相互同步的数字波形，即这些数字波形之间的频率成整数倍关系，例如一个数字波形的频率是200mhz，一个数字波形的频率是400mhz，还有一个数字波形的频率是800mhz。

为了解决该问题，在其中一些实施例中，多时钟域的数字测试电路还设置有第二高精度时钟发生器。第二高精度时钟发生器的输入端用于输入第二时钟域的第二原始时钟信号，第二高精度时钟发生器的输出端和背板时钟总线的输入端电连接；第二高精度时钟发生器用于将第二原始时钟信号倍频至多个高频时钟信号，得到第二时钟域的第二时钟信号，其中，第二时钟信号之间的频率互成整数倍关系。

图3是根据本申请实施例的第二高精度时钟发生器的结构框图，如图3所示，考虑到高精度时钟发生器的倍频幅度越大，输出精度越低，为保证精度，在其中一些实施例中，在第二高精度时钟发生器105中设置第二倍频单元106和第三倍频单元107，第二倍频单元106的输出端和第三倍频单元107的输入端电连接，第二倍频单元106的输出精度大于第三倍频单元107的输出精度；第二倍频单元106用于对第二原始时钟信号进行倍频处理；第三倍频单元107用于将从第二倍频单元106输出的时钟信号进行倍频处理，生成多个高频时钟信号。

通常，倍频单元的输出精度越高，成本也越高，如此设置，可以降低成本，同时保证时钟信号的精度要求。

参考图3，第二倍频单元106包括小数分频锁相环108和第一寄存器109，小数分频锁相环108和第一寄存器109电连接，第一寄存器109中存储有第一预设分频参数，小数分频锁相环108用于根据第一预设分频参数对第二原始时钟信号进行倍频处理。第三倍频单元107包括多个整数分频锁相环110和多个第二寄存器111，多个整数分频锁相环110和多个第二寄存器111一一对应电连接，每个第二寄存器111中存储有第二预设分频参数，多个整数分频锁相环110用于根据多个第二预设分频参数将从第二倍频单元106输出的时钟信号进行倍频处理，生成多个高频时钟信号。

例如，在数字测试系统内部时钟源产生的原始时钟信号频率为10mhz，需要为待测试芯片提供200mhz、400mhz以及800mhz，且需多次提供200mhz时钟信号的情况下，可以先通过第二倍频单元106将10mhz时钟信号倍频至200mhz，满足该频率的时钟信号的测试需求；再通过第三倍频单元107将200mhz时钟信号分别倍频至400mhz和800mhz，满足其他频率的时钟信号的测试需求。如此设置，可以在低成本且满足多个频率的测试需求的情况下，减少时钟信号在倍频过程中引发的精度损失。

图4是根据本申请实施例的多时钟域的数字测试电路的结构框图二，参考图4，在其中一些实施例中，多时钟域的数字测试电路还包括第二晶振112，第二晶振112和第二高精度时钟发生器105的输入端电连接，第二晶振112用于产生第二时钟域的第二原始时钟信号。

如图4所示，在其中一些实施例中，多时钟域的数字测试电路还包括第二时钟选择单元113，第二时钟选择单元113的输出端和第二高精度时钟发生器105的输入端电连接，第二时钟选择单元113包括第一输入端口114和第二输入端口115，第一输入端口114和第二晶振112的输出端电连接；第二时钟选择单元113用于选择其中一个输入端口的时钟信号作为第二原始时钟信号输入到第二高精度时钟发生器105中。

多时钟域的数字测试电路可设置于数字集成电路测试系统中，第二晶振112可用于数字集成电路测试系统的系统参考时钟信号，第一输入端口114用于输入数字集成电路测试系统的系统参考时钟信号，第二输入端口115可用于输入其他测试系统的时钟信号，以实现数字集成电路测试系统与其他测试系统的时钟同步功能。

为了保证时钟信号的精度和驱动能力，在其中一些实施例中，多时钟域的数字测试电路还包括时钟分发单元。图5是根据本申请实施例的时钟分发单元的连接示意图，如图5所示，背板时钟总线接口102和时钟分发单元116设置在数字集成电路测试系统的背板201上，时钟分发单元116的输入端和背板时钟总线接口102的输出端电连接，时钟分发单元116的输出端和数字集成电路测试系统中的多个槽位202的输入端电连接，其中，多个槽位202的输出端和数字集成电路测试系统的测试资源板203的输入端电连接；时钟分发单元116用于从背板时钟总线接口102的输出端获取第二时钟信号，并将第二时钟信号分发至多个槽位202。如此设置，可以减小第二时钟信号在资源板中传输时引发的精度损失。

在其中一些实施例中，多时钟域的数字测试电路还包括时钟输出控制器。图6是根据本申请实施例的时钟输出控制器的连接示意图，如图6所示，时钟输出控制器117的输入端和第一时钟选择单元103的输出端电连接，时钟输出控制器117的输出端和时钟输出通道104的输入端电连接；时钟输出控制器117用于控制第一时钟信号或者第二时钟信号在时钟输出通道104中输出。例如，用于控制第一时钟域的信号和第二时钟域的信号分时段输出至时钟输出通道104；或者对第一时钟域的信号和第二时钟域的信号进行处理，输出适用于芯片测试的时钟信号。时钟输出控制器117可以采用现场可编程逻辑门阵列(fieldprogrammablegatearray，简称为fpga)实现。

结合图1所描述的多时钟域的数字测试电路，本实施例还提供了一种数字集成电路测试系统。图7是根据本申请实施例提供的数字集成电路测试系统的结构示意图，如图7所示，该数字集成电路测试系统包括背板201、测试资源板203以及多个槽位202，背板201上设置有背板时钟总线204，测试资源板203上设置有时钟输出通道接口205，数字集成电路测试系统还包括如图1所描述的多时钟域的数字测试电路，多时钟域的数字测试电路产生的多个时钟域的时钟信号通过背板201输出到测试资源板203上，其中，背板时钟总线接口102可以设置在背板201上，第一高精度时钟发生器101、第一时钟选择单元103以及时钟输出通道104可以设置在测试资源板203上，时钟输出通道接口205的输入端和时钟输出通道104的输出端电连接，槽位202串接于背板时钟总线接口102和第一时钟选择单元103之间。

本申请实施例提供的多时钟域的数字测试电路和数字集成电路测试系统，能够在多个时钟域中实现高精度、低成本的时钟信号的输出。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。