一种简化相控阵列多芯片同步配置方法与流程

本发明涉及芯片控制协议领域，具体涉及简化相控阵列多芯片同步配置的方法。

背景技术：

随着5g通讯及低轨卫星通讯的商用化，相控阵系统以其波束能量集中、多目标能力强以及可靠性高等优点，成为通讯雷达等电子信息系统的基础架构。

相控阵是由阵列排布的多颗芯片（以下简称“阵列芯片”）构成的一个系统，目前一般采用spi高速串行接口对每个芯片做独立控制。当阵列规模很大的时候，会导致控制信号线非常多，比如一个n颗芯片的系统，采用三线spi协议，共用spi的sclk、sdio，每颗芯片有单独的csb信号，整个控制信号数量是n+2根，n大于128就有可能采用上千个管脚的fpga做spi控制，或者用多片cpld芯片做管脚扩展控制，pcb走线复杂，阵列芯片控制难度大，另外串行写入时间依赖spi时钟周期和地址位宽，一个大型相控阵的阵列分布多颗芯片配置时间可能不能满足波束扫描速度的要求。

另外相控阵的多颗芯片需要相互关联共同完成波束赋型功能，但传统的spi接口完成串行数据写入后，每配置完一位寄存器对应的配置字就起作用，这导致传统spi配置过程中会出现波束混乱，严重的会导致配置期间无功能的后果，因此需要一种同步配置机制保障相控阵波束赋型功能的实现。

技术实现要素：

针对上述技术缺陷，本发明提出一个简化相控阵列多芯片同步配置的方法。

本发明的技术方案：

一种简化相控阵列多芯片同步配置方法，在该相控阵中包括主芯片和从芯片，所述的主芯片至少包括以下io管脚：单向输出的片选信号脚、时钟信号脚、同步配置信号脚以及双向的读写数据信号脚。

所述的从芯片为相控阵中需要完成寄存器配置的阵列芯片，每颗从芯片都包含相同的io管脚：单向输入的芯片地址脚、片选信号脚、时钟信号脚、同步配置信号脚和双向的读写数据信号脚，所述的从芯片地址脚数量有多个，其决定主芯片所能访问的从芯片的数量。

所有从芯片的片选信号脚与主芯片的片选信号脚相连接，所有从芯片的时钟信号脚与主芯片的时钟信号脚信号相连接，所有从芯片的同步配置信号脚与主芯片的同步配置信号脚相连接，所有从芯片的读写数据信号脚与主芯片的读写数据信号脚相连接。其中从芯片的读写数据信号脚为输出三态的双向io脚。

主芯片用广播方式把寻址信息发送到所有从芯片，只有片地址匹配的从芯片才会响应后续的寄存器地址和配置值。

基于上述物理结构，其同步配置方法具体是：

配置方法中的写配置模式包括：

写配置模式1：长帧广播写连续地址配置值。

所有从芯片接收并响应相同的广播写指令，该写指令只提供起始寄存器地址位，后续不再提供寄存器地址，而是从起始寄存器位开始写入固定位宽配置字。

写配置模式2：单地址广播写配置值。

所有从芯片接收并响应相同的广播写指令，只对一个地址做写操作。

写配置模式3：单芯片连续地址写配置值。

对某一个从芯片的多个连续寄存器地址做写操作。

写配置模式4：单芯片单一地址写配置值。

对单一从芯片的某个地址做写操作。

在上述四种写配置模式下完成写操作后，配置值暂存在锁存器、寄存器或者ram中，但并未完成配置，需要等待主芯片的同步配置信号到来并被从芯片的时钟信号脚采样到同步配置信号的一个跳变沿后，才完成最终配置。

配置方法中的读配置模式包括：

读配置模式1：单一从芯片连续地址读数据。

主芯片广播读指令，每个从芯片匹配片地址，只有片地址符合的芯片响应后续命令。

连续读指令给出起始读寄存器地址，片选地址符合的从芯片接收到读指令，读写数据信号脚的输出状态由高阻态调整为正常输出状态，从起始地址开始输出对应寄存器配置，后续连续输出一直到寄存器最大地址。

读配置模式2：单一芯片单一地址读数据。

通过广播片地址选择读操作的从芯片。

进一步说，所述的主芯片可以但不限于fpga、cpld或单片机。

进一步说，为了保证多颗从芯片配置的同步性，同步配置信号自主芯片输出到每颗从芯片的同步配置信号脚的延时尽量相同，在具体pcb板上，同步配置信号线和时钟信号线并行排列，按照树状结构完成布线，这样保证所有从芯片同时完成配置。

本发明的有益效果：本发明可以降低相控阵系统芯片控制线布局布线难度，同时实现多芯片同步配置的功能。

附图说明

图1为从芯片物理结构图；

图2为pcb上设置每个从芯片地址示意图；

图3为本发明的总体架构图；

图4为写配置模式1中数据格式示例图；

图5为写配置模式2中数据格式示例图；

图6为写配置模式3中数据格式示例图；

图7为写配置模式4中数据格式示例图；

图8为sync_load与sclk信号树状布线图；

图9为读配置模式1中数据格式示例图；

图10为读配置模式2中数据格式示例图。

具体实施方式

本发明中的相控阵芯片采用主从式（master-slave）结构，主芯片（master）可以但不限于fpga或单片机，主芯片的io管脚至少包括但不限片选信号脚（csb）、时钟信号脚（sclk）、同步配置信号脚（sync_load）和读写数据信号脚（sdio）。上述io管脚除了读写数据信号脚（sdio）是双向信号以外，其它几个管脚均为输出io（output），信号方向为从master到slave。

从芯片（slave）为相控阵系统中需要完成寄存器配置的阵列芯片。每颗阵列芯片都包含相同的io管脚，分别是芯片地址脚（chipaddress，简称片地址）、片选信号脚（csb）、时钟信号脚（sclk）、同步配置信号脚（sync_load）和读写数据信号脚（sdio）。上述io管脚除了读写数据信号脚（sdio）是输出三态的双向信号以外，其它几个管脚均为输入io（input），信号方向为从master到slave。

如图1所示，从芯片的片地址脚（chipaddressios）数量决定了主芯片同时访问芯片数量，比如每颗阵列芯片提供10个io管脚做片地址（chipaddressios），那么一个主芯片最多可以同时对2^10=1024颗芯片做配置，即一个阵列最多可以支持1024颗芯片。片地址所能支持的从芯片构成一个相控阵子阵。

每颗从芯片内部有相同的配置寄存器，寄存器地址（regaddress）根据配置字数量由设计决定。

在相控阵子阵内，每颗从芯片的片地址是唯一的（unique），通过pcb上完成芯片地址配置，见图2，如芯片1的片地址配置为000，即从芯片的片地址全部连接到地，从芯片2片地址配置001，即从芯片2的片地址最低位（lsb）接高电平，其它地址接地；从芯片8的片地址配置为111，即从芯片3的片地址都接高电平，以此类推。

所有从芯片的csb都和主芯片的csb相连接，所有从芯片的sclk都和主芯片的sclk信号相连接，所有从芯片的sync_load脚都和主芯片的sync_load相连接，所有从芯片的sdio脚都和主芯片的sdio相连接，形成图3的架构。

由于片地址的独立性，所以主芯片（master）可以用广播方式把寻址信息发送到所有子阵内的从芯片，只有片地址相同的从芯片才会响应后续的寄存器地址和配置值，片地址不符合的都不做处理。因此这样可以用做少的控制管脚实现多芯片的配置。比如用传统的3线spi配置1024颗芯片，最小需要1026根控制线，一个fpga都不满足gpio数量的要求，还需要通过cpld控制io口才能满足控制线要求，在pcb走线和布局上非常复杂。使用上述架构，只要使用3根线就可以完成配置，所以极大简化了系统设计。

依据上述架构，还设计一套通讯协议，根据不同模式定义协议内容，加快配置速度。主要模式包括：

模式1：长帧广播写连续地址配置值。即所有子阵芯片的从芯片接收相同的广播写指令，指令只提供起始寄存器地址位，后续不再提供寄存器地址，而是从起始寄存器位开始写入固定位宽配置字。

如图5所示，比如通常是8bit数据宽度，后续自动认为寄存器地址累加。比如一个寄存器位宽是8bit，在写入起始寄存器地址如0x01后连续24bit数据，则对应每个子阵芯片内部译码状态机识别为如图5中所示写入命令。

模式2：单地址广播写配置值。即所有子阵芯片的从芯片接收相同的广播写指令，只对一个地址做写操作，比如图6所示数据格式。

上述广播写操作，子阵内所有芯片完成同样的配置动作。一般用于做全局初始化配置或开机自检等操作，在阵列规模大的情况下，这种广播配置方式可以极大节省配置时间。

模式3：单芯片连续地址写配置值。针对某一个芯片的多个连续寄存器地址做写操作。这个首先需要区分片地址和寄存器起始地址。比如图7所示数据格式。

该数据格式只对片地址是01的芯片做连续寄存器写操作，寄存器起始地址是0x01，连续写3个寄存器。其它从芯片在译码状态机接收到片地址后和自身片地址比对不匹配就不再响应后续写操作。

需要说明的是片地址和从芯片的片地址位数有关，比如从芯片提供10bit片选地址位，但实际子阵系统只用到了5bit（2^5=32颗芯片），但这里片地址必须要给10bit片选地址，作为从芯片内部译码状态机做识别用。

模式4：单芯片单一地址写配置值。对单一芯片的某个地址做写操作，这个和传统的spi配置方式类似。比如图7所示命令数据格式。

上述为本发明4种写配置模式。为了避免现有spi配置完成后导致相控阵功能混乱的问题，本发明利用了一个全局的sync_load信号。上述写操作完成后，配置值暂存在锁存器、寄存器或者ram中但并未完成配置，需要等待sync_load到来并在从芯片内部被sclk采样到sync_load的一个跳变沿后，才完成最终配置。

为了保证多颗从芯片配置的同步性，sync_load这个信号自主芯片输出到每颗从芯片的sync_load脚的延时尽量相同，在具体pcb上，可以和sclk时钟信号并行排列，一般按照树状结构完成布线，这样保证子阵中所有从芯片同时完成配置，见图8。

读操作是将从芯片的寄存器配置值传输到主芯片中，由于所有从芯片的sdio数据线都连接在同一根总线上，所以只能对单一从芯片做读操作。从芯片的sdio是一个输出三态的双向io，缺省输出都配置为高阻态状态，避免sdio总线冲突。读操作包括两个模式，具体描述如下。

模式1：单一芯片连续地址读数据。主芯片广播读指令，每个从芯片匹配片地址，只有片地址符合的芯片响应后续命令。连续读指令给出起始读寄存器地址，片选地址符合的从芯片接收到这个主芯片指令后，sdio的输出状态由高阻态改为正常输出状态，从起始地址开始输出对应寄存器配置，后续连续输出一直到寄存器最大地址，比如图9所示数据格式。这个模式主要用于芯片自检，这样可以节省很多主从交互时间。

模式2：单一芯片单一地址读数据。这个模式和传统的spi读操作一样，唯一不同的不是通过csb做芯片选择操作，而是通过广播片地址选择读操作的从芯片，比如图10所示数据格式。

上述6种读写模式指令，可以通过多种方式实现，比如最简单的是全部通过sdio数据完成，但也可以通过sync_load实现，这样进一步节省配置时间。同理，读写结束标志位，也可以有sync_load和csb的组合来实现，比如写结束标志位是csb拉高，同时sync_load有连续跳变的组合；读结束标志位是csb拉高，sync_load不变。