技术特征：
1.一种ddr5 sdram的高吞吐率、低延迟phy接口电路装置，其特征在于，所述ddr5 sdram的高吞吐率、低延迟phy接口电路装置包括：频率比转换模块、dfi地址命令模块和地址命令发送模块依次电连接；所述频率比转换模块、dfi数据读写模块和数据收发模块依次电连接；所述sdram初始化训练校准模块分别与dfi地址命令模块、dfi数据读写模块电连接；所述高速时钟pll模块分别与地址命令发送模块、数据收发模块电连接；所述配置模块分别与频率比转换模块、dfi地址命令模块、初始化训练校准模块、dfi数据读写模块、地址命令发送模块、高速时钟pll模块和数据收发模块电连接；频率比转换模块，用于处理控制器端的dfi地址/命令和数据的不同频率比模式的转换操作，包括将1:1、1:2、1:4模式的dfi地址、命令转换为内部固定的1:2模式dfi地址、命令；将1:1、1:2、1:4模式的dfi写数据转换为内部固定的1:2模式dfi写数据；同时将内部固定1:2模式的dfi读数据转换为1:1、1:2、1:4模式的dfi读数据，最后phy内部处理固定的1:2模式到sdram的传输；dfi地址命令模块，用于将dfi地址、命令信号的不同相位数进行组织编排为4bit的数据线，组织编排方式有ddr5单周期命令和ddr5双周期命令；根据sdram需要处理的地址、命令引脚数量，分配每4根线输出给1个地址命令发送模块；同时产生延迟单元控制信号、发送命令/数据时钟、发送命令/数据初始使能控制信号、命令fifo的读取初始使能信号、数据收发模块控制时钟，控制地址命令的传输过程；初始化训练校准模块，用于产生符合ddr5 sdram标准规范的初始化序列，发送给各个地址命令发送模块和数据收发模块对sdram进行初始化，确保正常事务模式能够正确访问sdram事务；在初始化期间对每个地址、命令、数据路径进行延迟训练，得出最优的采样中心延迟，调整每个路径的延迟校准单元，校准时钟信号与数据选通的时序偏差，保证数据能够相互进行采样，以实现低延迟传输；dfi数据读写模块，用于在写操作期间根据sdram数据线为x8和x16的配置，以及是否连接多个sdram，将dfi写数据和写数据掩码编排分配成为多组，一组包括8根写数据线、1根数据掩码，且每一根线都是4位；在dfi数据模块里根据dfi写数据使能信号编排成为不同的sdram突发模式、设置每个数据信号的不同驱动强弱值，把这两个信号加载到4bit的数据线，使其扩展成为12bit的数据线输出；根据写数据使能信号产生1根12bit的写数据选通信号线；产生写数据延迟信息控制信号、写数据发送时钟和初始使能信号、写命令fifo时钟和初始使能信号；在读操期间用于传输8根数据线、1根总线数据反转，以及产生读数据有效信号，所述读数据经过编排输出给频率比模块，最终发送dfi读数据到控制器；同时在读命令期间根据dfi读数据使能信号，生成读数据采样门控信号、读数据时钟和初始使能信号、读命令fifo时钟和初始使能信号，使得数据收发模块能够正确采样sdram读数据；地址命令发送模块，用于处理dfi地址命令模块传过来的4根线且每根线4位的地址、命令，对每根线进行4bit并行转串行、io接口特性，最终输出到sdram的地址、命令引脚；同时通过命令fifo模块和延迟单元模块，处理延迟信息控制信号，最终保证输出给sdram地址/命令时序的正确性；高速时钟pll模块，用于通过dfi时钟作为参考时钟生成一个4倍频的高速时钟，输出给地址命令发送模块、数据收发模块实现串并转换操作、并生成sdram时钟，通过内嵌一个高
速的pll实现，保证ddr5 sdram对高速率的需求；数据收发模块，写数据期间用于对dfi数据模块传过来的8根写入数据线，1根写入数据掩码线、1根写入数据选通线，分别进行12bit并行转串行、io接口特性；通过每根线的写命令fifo模块和写延迟单元模块，处理写数据延迟信息控制信号，控制写数据期间的延迟传输，使得输出给sdram的数据是符合sdram突发标准时序的；在读操作期间通过2个写命令fifo和延迟单元处理读数据采样门控信号；通过io接口单元，根据采样门控信号正确采集sdram的8个数据引脚和1个总线数据反转引脚的串行数据；同时通过2个数据奇偶fifo进行串转并行4bit数据，最后为输出8根数据线和1根总线数据反转到控制器端口；配置模块，用于通过外部慢速apb的配置接口写入内部寄存器的值，在其他模块根据这些寄存器的值，以达到配置整个phy的多种工作模式。2.如权利要求1所述的ddr5 sdram的高吞吐率、低延迟phy接口电路装置，其特征在于，所述配置模块，可通过配置模块以形成灵活的多数据通道，以实现对多个存储器的并行操作，具体步骤：一个数据收发模块用于处理8根数据线，通过配置模块，设置内部的多通道寄存器，以8的倍数连接多个数据位宽的存储器，从最小的x8配置到8的倍数，连接两个x16的存储器则需要配置装置为4个数据收发模块和4个dfi数据读写模块；同时通过配置模块的寄存器值来使能dfi_wrdata/dfi_rddata分配数据位与模块连接，实现多个sdram灵活并行操作。3.如权利要求1所述的ddr5 sdram的高吞吐率、低延迟phy接口电路装置，其特征在于，所述ddr5 sdram的高吞吐率、低延迟phy接口电路装置，还包括控制和命令传输单元，所述控制和命令传输单元主要由dfi地址命令模块和地址命令发送模块组成；其中，所述地址命令发送模块由地址命令并串转换模块、地址命令io端口模块、本地校准延迟单元和地址命令控制fifo模块构成；所述控制单元的dfi地址命令模块包含两种操作模式：在ddr5命令真值表中双周期命令为，两个相邻的sdram ck周期，第一个周期用于发送命令操作，第二个周期用于发送地址值；在dfi地址命令模块的编排方式采用{p1高位，p0高位，p1低位，p0低位}来组织4bit的数据，此时有效命令p0低位、p1低位、占第一个sdram周期，p0高位、p1高位占第二个sdram周期，且p0和p1的低位和高位数据不相同；遵循dfi5.0协议，控制器端发送的dfi地址命令的操作，对于ddr5双周期命令包括激活操作、写wrp、模式寄存器写、模式寄存器读、写操作、读操作，把dfi_address_p0/p1的低14bit置为第一个周期的地址命令，高14bit存放的是第二个周期的值，实现第一个周期和第二个周期的数值可定义；对于ddr5的单周期命令包括ca参考电压命令、刷新全部、刷新相同bank、预充电全部、预充电相同bank、预充电bank组、自刷新进入、省电模式进入、省电模式退出、无操作/无选择、mpc多功能命令，把dfi_address_p0/p1的低14bit置为命令的数值，而高14bit设置为无效的值，即可实现第一个周期有效，第二个周期无效，即单周期命令的实现方式。4.如权利要求2所述的ddr5 sdram的高吞吐率、低延迟phy接口电路装置，其特征在于，所述控制和命令传输单元的结构，包括：首先遵循dfi5.0协议的地址命dfi_address_p0/p1经过dfi地址命令模块，根据ddr5命令的操作方式分为单周期和双周期，进行不同的编排方式，根据ddr5 sdram引脚数量分配每4路输出给一个地址命令发送模块，这4路通道分别对应4个sdram引脚位；对4bit的数据
经过并串转串，校准后是时钟读取，再地址命令io端口模块进行延迟链优化，phy电压与sdram电压的逻辑转换，正确驱动强度；其中地址命令控制fifo主要是传输延迟信息，用于控制延迟单元，以控制地址命令的延迟，保证时序的正确性。5.如权利要求1所述的ddr5 sdram的高吞吐率、低延迟phy接口电路装置，其特征在于，所述ddr5 sdram的高吞吐率、低延迟phy接口电路装置，还包括数据传输单元，所述数据传输单元由dfi数据读写模块、数据收发模块组成；其中，所述dfi数据读写模块用于控制写通道和读通道；所述数据写操作包括：dfi写入的数据首先按每4位组成一个并行数据线，8个并行数据线被发送到dfi数据读写模块，每个并行数据线在模块内部根据dfi写入数据使能信号生成4位的数据使能突发模式控制信号，并设置4bit的每个数据的驱动强度值，最后把这3组数据组合为12位的数据线；被发送到数据收发模块使用内部高速时钟执行并串转换为串行输出；其中数据使能突发模式控制信号用于在io端口通过控制不同数据的使能信号的得到突发数据操作，数据的驱动强度值用于在io端口控制数据的上拉、下拉电阻的驱动，以提高信号完整性；同时通过本地校准延迟单元对写数据进行最佳延迟校准输出，以保证符合sdram时序要求；所述数据读操作包括：在sdram读出操作到dfi读数据输出过程中，首先在dfi数据读写模块通过dfi读数据使能信号来生成sdram读数据采样门控信号；在io端口采样电路使用sdram输出的dqs、dqs_n数据选通信号作为双边沿采样时钟，在读数据采样门控信号开启时双边沿sdram读出的串行数据；通过奇串转并fifo、偶串转并fifo模块来把1位串行数据转换为4位并行数据，发送到频率比模块，最终通过dfi协议发送到控制器端；同时读数据通过数据去歪斜和本地校准延迟单元保证读数据正确采样。6.如权利要求4所述的ddr5 sdram的高吞吐率、低延迟phy接口电路装置，其特征在于，所述数据传输单元的硬件结构，包括：遵循dfi5.0协议的地址命令首先经过dfi数据读写模块，写通道模块处理dfi_wrdata_p0/p1等写数据，会把写数据分配成为8根数据线，每一根数据线位宽是4bit，并根据dfi_wrdata_en/cs生成相应的突发和时钟控制信号；读通道模块主要用于生成读数据采样门控信号，在读sdram io接口时能够保证采样的是读数据，同时传输dfi_rddata_p0/p1读数据，并生成相应的握手信号，包括dfi_rddata_valid等；数据收发模块，写数据经过并串转换，延迟校准后被发送到sdram引脚，而读数据能被采样器正确采样，并经过数据同步对齐和奇偶串转并fifo得到读4bit的读数据，回传到前面的dfi数据读写模块，最后输出给控制器端。7.如权利要求4所述的ddr5 sdram的高吞吐率、低延迟phy接口电路装置，其特征在于，所述数据传输单元支持ddr5的各种操作，对phy要有频率比和可变频率的操作，包括：首先对于控制器端1:2和内部固定1:2的情况不用转换，直接无缝传输；对于控制器端1:1和内部固定1:2，此时dfi时钟频率和sdram频率相同且1个周期发送一个p0相位的数据，因此如果要转化为内部固定1:2模式，控制器端的数据保持两个时钟周期，对应于1:2模式的一个时钟，且这1:1模式的两个周期的两个数据被分别放置到1:2模式的p0、p1相位；对于控制器端1:4和内部固定1:2，dfi时钟频率和sdram频率是1:4的比率且1个周期发送一个p0、p1、p2、p3相位的数据，如果要转化为内部固定1:2模式，控制器端数据的1个周期，对应于1:2模式的2个时钟，且这1:4模式的4个相位数据被分别放置到1:2模式的第一个周期的
p0、p1相位和第二个周期的p0、p1相位；进行外部1:1与内部1:2的读写转化时，需要4个寄存器和一个控制计数器，首先在计数器的控制下外部的dfi_wrdata_p0在第一个dfictrlclk被寄存到内部的p0通道，第二个周期被寄存到内部的p1通道，后面两个寄存器是同时把暂存的数据同时一拍置数为dfi_wrdata_internal_p0/p1；读通道相对简单，通过一个端口寄存器在计数控制器下，在相邻的两个周期，分别把内部p0、p1置数为外部p0；进行外部频率比1:4与内部1:2的转化时，写通道需要把dfi_wrdata_p0/p2选择给内部p0，dfi_wrdata_p1/p3选择给p1；读数据通道的转化分别需要8个寄存器，通过计数器控制，内部第一个dficlk周期把内部p0置数给外部p0，内部p1置给p1，紧接着下一拍内部p0置给外部p2，内部p1置给外部p3，最后外部的p0、p1、p2、p3在一个dfictrlclk内同时被寄存输出；对于phy内部会使用到4个时钟分别是：控制器输入dfi时钟dfictrlclk、内部固定2:1模式dfi时钟dficlk、pll高速时钟pclk、sdram时钟ck，它们的关系为：内部固定2:1模式dfi时钟为pll高速时钟的1/4倍、sdram时钟为pll高速时钟的1/2倍、控制器输入dfi时钟根据频率比来定义；内部高速时钟的生成是以内部固定频率比1:2模式下的dfi时钟为参考，通过高速时钟pll模块倍频4倍，用于地址命令发送模块、数据收发模块，实现并串行、串并转换、产生sdram时钟。8.如权利要求1所述的ddr5 sdram的高吞吐率、低延迟phy接口电路装置，其特征在于，所述ddr5 sdram的高吞吐率、低延迟phy接口电路装置，还包括初始化与训练单元，所述初始化与训练单元，包括：ddr5初始化单元，用于产生符合ddr5 sdram标准协议jesd79
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5规定的初始化序列，确保存储器能进行正常事务模式；训练单元，训练校准包括1d训练模式和2d训练模式；所述1d训练是针对在dfi提供的1个电压下的延迟优化，通过训练固件去调整每个时钟、命令、地址、数据路径的本地校准延迟单元，以补偿包括板级和dram的延迟等的延迟；所述2d训练是针对于在1d训练之后，对每一对电压和延迟的全部读写测试，计算操作通过的区域形成2d眼图，分析其裕量度以优化出最佳的电压和延迟点；整个phy的初始化即是把sdram初始化和训练校准初始化结合成一个流程，通过phy初始化固件来执行初始化过程，所述ddr5 phy训练校准的硬件架构包括：首先专用训练状态机块用于控制整个训练过程，包含训练核初始化两大部分，其数据与控制寄存器块交互，以控制其他模块；训练的数据是通过多路选择器发送给dfi地址命令模块、dfi数据读写模块，以切换为训练核正常访问功能；在写训练期间，训练写数据生成会生成随机的写数据，在读训练期间发送给读数据比较模块，命令模块会生成相应的读写命令操作的组合，反应真实的操作以调整最佳到的延迟。9.一种运行权利要求1～7任意一项所述的ddr5 sdram的高吞吐率、低延迟phy接口电路装置的ddr5 sdram的高吞吐率、低延迟phy接口电路装置的控制方法，其特征在于，所述ddr5 sdram的高吞吐率、低延迟phy接口电路装置的控制方法包括以下步骤：步骤一，装置启动后，在初始化训练校准模块对ddr5进行初始化并通过训练来设置每个路径的延迟，以达到最优的低延迟工作状态；
步骤二，正常工作期间，片上控制器的dfi5.0信号，控制、地址、数据先在频率比模块来处理不同频率比系统的相互转换；其中地址和控制信号通过dfi地址命令模块和地址命令发送模块经过处理后为符合ddr5的控制地址时序；步骤三，数据传输在dfi数据读写模块和数据收发模块，分为读和写通道进行处理后高效的与ddr5颗粒读写操作，实现片上ddr控制器和sdram之间的高速度、低延迟的高效传输。10.一种信息数据处理终端，其特征在于，所述信息数据处理终端用于实现如权利要求1～7任意一项所述的ddr5 sdram的高吞吐率、低延迟phy接口电路装置。
技术总结
本发明属于芯片设计技术领域，公开了一种DDR5SDRAM的多PHY接口电路装置，由频率比转换、DFI地址命令与数据读写、初始化训练校准、地址命令发送与数据收发和配置等模块构成。本发明装置能够提供高数据率、低延迟的多存储颗粒访问能力以支持标准DDR5协议。不仅通过初始化训练校准模块来训练路径最佳传输状态，以实现低延迟，而且还能够通过地址发送与数据收发模块完成的高速并串转换和高速时钟PLL模块共同支持DDR5高数据率传输。配置模块使用可配置寄存器来设置数据读写和数据收发模块，实现灵活的并行多存储通道结构，以实现高吞吐率传输，同时通过配置模块可配置频率比转换模块，实现包括1:1、1:2和1:4三种频率比操作，实现对不同DFI接口频率的控制器的支持。不同DFI接口频率的控制器的支持。不同DFI接口频率的控制器的支持。
技术研发人员：李康 陆少强 史江义 潘伟涛 荣卓尔 陈嘉伟
受保护的技术使用者：西安电子科技大学
技术研发日：2021.06.24
技术公布日：2021/10/26