用于训练设备到设备物理接口的装置和方法与流程

用于训练设备到设备物理接口的装置和方法
1.相关申请的交叉引用
2.本技术基于并要求于2020年10月19日向韩国知识产权局提交的韩国专利申请no.10-2020-0135525的优先权，其公开内容通过引用整体并入本文。
技术领域
3.本发明构思的至少一些示例实施例涉及设备到设备物理接口，更具体地，涉及用于训练设备到设备物理接口的装置和方法。


背景技术：

4.设备可以基于已知的物理接口彼此通信。例如，设备可以通过基于物理接口经由导线收发电信号来彼此通信，以及可以通过经由波导(waveguide)收发光信号来彼此通信。由于需要设备之间的高吞吐量，因此可以在物理接口中采用高带宽的高级功能，因此，基于提供高带宽的物理接口的设备到设备通信可能对各种因素敏感。


技术实现要素：

5.本发明构思的至少一些示例实施例提供了一种用于训练提供优化的设备到设备通信的物理接口的装置和方法。
6.根据本发明构思的至少一些示例实施例，一种训练第一设备与第二设备之间的物理接口的方法包括：通过使用多条线路当中的第一候选组的线路与所述第二设备通信来执行所述物理接口的第一训练；通过使用所述多条线路当中的第二候选组的线路与所述第二设备通信来执行所述物理接口的第二训练，所述第二候选组不同于所述第一候选组；基于所述第一训练的结果和所述第二训练的结果确定线路组；以及将所述第二设备设置成使得所确定的线路组被用于所述物理接口。
7.根据本发明构思的至少一些示例实施例，一种被配置为基于物理接口与第二设备进行通信的第一设备包括：路由电路，所述路由电路被配置为基于控制信号为所述物理接口选择多条线路中的一些线路；以及控制器，所述控制器包括处理电路，所述处理电路被配置为：通过使用所述多条线路当中的不同候选组的线路中的每一候选组，产生用于训练所述物理接口的所述控制信号，并且基于所述训练的结果确定要用于所述物理接口的线路组。
8.根据本发明构思的至少一些示例实施例，一种系统包括：多个互连件；以及第一设备和第二设备，所述第一设备和所述第二设备被配置为基于物理接口经由所述多个互连件中的至少一些互连件彼此通信，其中，所述第一设备和所述第二设备被配置为通过使用多个不同候选组中的每一者来训练所述物理接口，每个候选组包括所述多个互连件当中的互连件，并且其中，所述第一设备被配置为基于训练结果确定要用于所述物理接口的互连件组。
附图说明
9.通过参照附图详细描述本发明构思的示例实施例，本发明构思的示例实施例的上述以及其他特征和优点将变得更加明显。附图旨在描绘本发明构思的示例实施例并且不应被解释为限制权利要求的预期范围。除非明确指出，否则不应认为附图是按比例绘制的。
10.图1是根据本发明构思的至少一个示例实施例的系统的框图；
11.图2是根据本发明构思的至少一个示例实施例的训练物理接口的方法的流程图；
12.图3a和图3b是示出根据本发明构思的至少一些示例实施例的训练物理接口的示例的定时图；
13.图4a和图4b是示出根据本发明构思的至少一些示例实施例的训练物理接口的示例的框图；
14.图5是根据本发明构思的至少一个示例实施例的物理接口的训练结果的曲线图；
15.图6是根据本发明构思的至少一个示例实施例的装置的框图；
16.图7是根据本发明构思的至少一个示例实施例的训练物理接口的方法的流程图；
17.图8是根据本发明构思的至少一个示例实施例的训练物理接口的方法的流程图；
18.图9a和图9b是根据本发明构思的至少一些示例实施例的设备的示例的框图；
19.图10是根据本发明构思的至少一个示例实施例的训练物理接口的方法的流程图；
20.图11是根据本发明构思的至少一个示例实施例的装置的框图；
21.图12是根据本发明构思的至少一个示例实施例的训练物理接口的方法的流程图；
22.图13是根据本发明构思的至少一个示例实施例的系统的图；
23.图14是根据本发明构思的至少一个示例实施例的信道的框图；以及
24.图15是根据本发明构思的至少一个示例实施例的系统的截面图的示图；以及
25.图16是根据本发明构思的实施例的系统的截面图的示图。
具体实施方式
26.如本发明构思领域中传统的那样，在附图中从功能块、单元和/或模块的角度描述和图示了实施例。本领域技术人员将理解，这些块、单元和/或模块由电子(或光)电路(例如，逻辑电路、分立元件、微处理器、硬连线电路、存储元件、布线连接等)物理地实现，其可以使用基于半导体的制造技术或其他制造技术形成。在块、单元和/或模块由微处理器或类似物实现的情况下，可以使用软件(例如，微代码)对它们进行编程以执行本文讨论的各种功能并且可以可选地由固件和/或软件来驱动它们。或者，每一个块、单元和/或模块可以由专用硬件实现，或者被实现为执行一些功能的专用硬件和执行其他功能的处理器(例如，一个或更多个被编程的微处理器或相关电路)的组合。此外，在不脱离本发明构思的范围的情况下，实施例的每个块、单元和/或模块可以物理地分离为两个或更多个交互且分离的块、单元和/或模块。此外，在不脱离本发明构思的范围的情况下，实施例的块、单元和/或模块可以物理地组合成更复杂的块、单元和/或模块。
27.图1是根据本发明构思的至少一个示例实施例的系统10的框图。如图1所示，系统10可以包括经由多个互连件13彼此通信的第一设备11和第二设备12。
28.系统10可以被称为包括经由多个互连件13彼此通信的第一设备11和第二设备12的任何系统。在一些实施例中，第一设备11和第二设备12可以包括通过半导体工艺制造的
集成电路。例如，第一设备11和第二设备12可以被包括在同一裸片中，并且经由形成在该裸片中的多个互连件13彼此通信。例如，第一设备11和第二设备12可以分别被包括在不同的裸片中，并经由形成在裸片外部的多个互连件13彼此通信。在一些实施例中，第一设备11和第二设备12可以彼此独立地被放置在壳体内，并且可以经由暴露在壳体外部的多个互连件13彼此通信。
29.第一设备11和第二设备12可以基于彼此已知的物理接口彼此通信。物理接口可以对应于通信层当中的物理层，第一设备11和第二设备12可以基于物理接口经由多个互连件13收发信号。如在本说明书中使用的术语“收发”是指发送、接收、或者发送和接收。根据本发明构思的至少一些示例实施例，多个互连件13可以通过在第一设备11与第二设备12之间传输信号的介质来实现。例如，多个互连件13可以包括用于传输电信号的导线(例如，图15中的穿硅通路(tsv)、微凸块(mb)等)，还可以包括用于传输光信号的波导。如图1所示，多个互连件13均可以连接到第一设备11的多个第一引脚p1和第二设备12的多个第二引脚p2。一个互连件以及与其连接的第一引脚和第二引脚可以被包括在信号行经的信号路径中，并且在本文中一个信号路径可以被称为线路(lane)。换言之，一条线路可以包括一个互连件(例如，一个第一引脚p1与一个第二引脚p2之间的连接)，并且线路的数目可以与互连件的数目相匹配。根据本发明构思的至少一些示例实施例，第一设备11与第二设备12之间的物理接口包括多个互连件13、多个第一引脚p1和多个第二引脚p2。根据本发明构思的至少一些示例实施例，第一设备11与第二设备12之间的物理接口还包括第一路由电路11_2和第二路由电路12_2，并且由第一控制器11_1和第二控制器12_1中的一个或两个来控制物理接口。
30.第一设备11可以包括第一控制器11_1、第一路由电路11_2和多个第一引脚p1，第二设备12可以包括第二控制器12_1、第二路由电路12_2和多个第二引脚p2。如图1所示，第一控制器11_1可以向第一路由电路11_2提供第一控制信号ctr1，并且第一路由电路11_2可以基于第一控制信号ctr1形成第一信号sig1经过的路径。类似地，第二控制器12_1可以向第二路由电路12_2提供第二控制信号ctr2，并且第二路由电路12_2可以基于第二控制信号ctr2提供第二信号sig2经过的路径。稍后将参照图6描述第一路由电路11_2和第二路由电路12_2的示例。
31.在一些实施例中，第一设备11与第二设备12之间形成的线路数目可以大于物理接口所需的信号路径数目，第一设备11和第二设备12可以经由多条线路中的一些线路彼此通信。用于在第一设备11与第二设备12之间通信的线路可以对应于由第一路由电路11_2和第二路由电路12_2形成的路径，并且可以由第一控制信号ctr1和第二控制信号ctr2确定。换言之，第一路由电路11_2可以基于第一控制信号ctr1选择多个第一引脚p1中的一些，第二路由电路12_2可以基于第二控制信号ctr2选择多个第二引脚中的一些，结果，可以选择与所选择的第一引脚p1和第二引脚p2相对应的线路。一条线路可以包括一个互连件和一对引脚，在本文中对线路的选择和确定可以与对互连件和/或引脚的选择和确定具有相同的含义。
32.第一控制器11_1和第二控制器12_1可以执行对第一设备11与第二设备12之间的物理接口的训练。物理接口的训练可以被称为由发送侧和接收侧执行的操作，以确定发送侧发送信号的定时，以便接收侧容易且有效地识别发送侧发送的信号。例如，可以确定提供给第一路由电路11_2的第一信号sig1的定时，使得第一设备11经由多个互连件13中的一些
互连件发送的第一信号sig1中包括的信息与从第二设备12接收的第二信号sig2识别出的信息相同。另外，可以确定提供给第一路由电路11_2的第一信号sig1的定时，使得第二设备12更容易地从第二信号sig2识别信息。类似地，可以通过使用物理接口的训练来确定第二设备12发送的第二信号sig2的定时。
33.第一控制器11_1和第二控制器12_1可以通过使用多条线路当中的不同的候选组中的每一者来训练物理接口，并且可以基于训练结果确定要用于物理接口的线路组(或互连件组或引脚组)。为此，第一控制器11_1可以在多条线路(或多个互连件13，或多个第一引脚p1)当中选择候选组，并且可以基于所选择的候选组产生第一控制信号ctr1。此外，如图1中的虚线所示，第一控制器11_1和第二控制器12_1可以彼此通信，第一控制器11_1可以向第二控制器12_1提供关于所选择的候选组的信息，并且第二控制器12_1可以基于由第一控制器11_1提供的信息产生第二控制信号ctr2。在一些实施例中，第一控制器11_1和第二控制器12_1可以经由多个互连件13中的至少一些彼此通信，以及可以经由独立于多个互连件13的通道(例如，图13中的ws1至wsn)彼此通信。
34.第一控制器11_1可以在分别与不同的候选组相对应的训练结果当中识别最佳训练结果，并且可以将与识别出的最佳训练结果相对应的候选组确定为用于物理接口的线路(或互连件或引脚)。第一控制器11_1可以基于所确定的线路产生第一控制信号ctr1，并且可以向第二控制器12_1提供关于所确定的线路的信息，第二控制器12_1可以基于由第一控制器11_1提供的信息产生第二控制信号ctr2。因此，可以在多个互连件13当中检测提供优化的性能(例如，裕度(margin))的互连件，因此可以显著提高第一设备11与第二设备12之间的通信可靠性。此外，由于检测到了与第一设备11和第二设备12的连接状态相对应的优化裕度，因此可以消除或减少因第一设备11与第二设备12之间的物理接口造成的缺陷，可以提高包括第一设备11和第二设备12的系统10的良率。第一控制器11_1和/或第二控制器12_1可以具有被设计和/或被编程为用于执行上述操作的结构，并且可以包括，例如，执行一系列指令的至少一个核、使用逻辑综合设计的逻辑电路、及它们的组合。例如，第一控制器11_1和第二控制器12_1中的一个或两个可以通过处理电路(诸如，包括逻辑电路的硬件、执行软件的硬件/软件组合、或它们的组合)来实现。例如，更具体地，处理电路可以包括，但不限于，中央处理单元(cpu)、算术逻辑单元(alu)、数字信号处理器、微型计算机、现场可编程门阵列(fpga)、可编程逻辑单元、微处理器、专用集成电路(asic)等中的一种或更多种。
35.图2是根据本发明构思的至少一个示例实施例的训练物理接口的方法的流程图。如上面参照图1所描述的，在图2中，第一设备21可以经由多个互连件连接到第二设备22，并且物理接口的训练可以被执行。
36.参照图2，在操作s10中，第一设备21和第二设备22可以验证线路。如上面参照图1所描述的，线路可以对应于在第一设备21与第二设备22之间信号经过的一条信号路径，并且可以包括互连件和与其连接的一对引脚。由于第一设备21的缺陷、第二设备22的缺陷、第一设备21与第二设备22之间的一个或更多个互连件的缺陷等，多条线路中的一些线路可能不可用。因此，第一设备21和第二设备22可以验证线路，并检测有效线路。当检测到无效线路时，第一设备21和第二设备22可以不使用无效线路中包括的互连件和引脚对，并且可以经由有效线路中包括的互连件和引脚对彼此通信。以这样的方式，检测无效线路并利用有效线路替换无效线路的操作可以被称为线路修复，对于线路修复，第一设备21和第二设备
22可以经由数目比物理接口所需的信号路径的数目更多的线路彼此互连。因此，即使当一些线路不可用时，第一设备21和第二设备22也可以正常通信。
37.根据本发明构思的至少一些示例实施例，第一设备21和第二设备22可以检测有效(和/或无效)线路。在本说明书中，检测一条或更多条线路是否有效(或无效)可以被称为验证，或对(一条或更多条)线路执行验证。根据至少一些示例实施例，为了验证多条线路，第一设备21可以经由多条线路向第二设备22发送已知信号，第二设备22可以向第一设备21提供信号作为经由多条线路接收到的反馈，并且第一设备21可以基于第二设备22的反馈从多条线路当中检测(一条或更多条)有效线路。在本说明书中，线路的验证可以被称为对线路中包括的互连件和/或一对引脚的验证；验证通过的线路、互连件和引脚可以分别被称为有效(或验证过的)线路、有效互连件和有效引脚；验证失败的线路、互连件和引脚可以分别被称为无效线路、无效互连件和无效引脚。
38.在操作s20中，第一设备21可以在有效线路当中选择第一候选组。第一候选组可以包括基于物理接口与第二设备22通信所需的多条线路。在一些实施例中，第一设备21和第二设备22均可以包括：为物理接口预先分配的引脚以及用于线路修复的引脚(在本文中可以被称为冗余引脚)。第一设备21可以选择第一候选组，以便在初始训练(例如，将在下面更详细地描述的第一训练)中将预先分配的引脚用于物理接口。
39.在操作s30中，第一设备21和第二设备22可以执行物理接口的第一训练。例如，第一设备21(或路由电路)可以形成包括与在操作s20中选择的第一候选组相对应的引脚的内部路径，并且可以向第二设备22提供关于第一候选组的信息，并且第二设备22可以基于由第一设备21提供的信息形成包括与第一候选组相对应的引脚的内部路径。第一设备21和第二设备22可以通过使用第一候选组来执行第一训练，因此可以使用第一候选组在物理接口中确定第一设备与第二设备之间发送的信号的定时。稍后将参照图3a和图3b描述物理接口的训练示例，下面将参照图7更详细地描述操作s30的示例。
40.在操作s40中，第一设备21可以在有效线路当中选择第二候选组。第二候选组可以具有基于物理接口与第二设备22通信所需的多条线路，并且可以不同于操作s20中的第一候选组。在一些实施例中，在操作s30中，第一设备21可以基于第一训练的结果来选择第二候选组，稍后将参照图7描述操作s40的示例。
41.在操作s50中，第一设备21和第二设备22可以执行物理接口的第二训练。例如，第一设备21可以形成包括与在操作s40中选择的第二候选组相对应的引脚的内部路径，可以向第二设备22发送关于第二候选组的信息，并且第二设备22可以基于由第一设备21提供的信息形成包括与第二候选组相对应的引脚的内部路径。第一设备21和第二设备22可以通过使用第二候选组执行第二训练，因此可以使用第二候选组在物理接口中确定在第一设备21与第二设备22之间发送的信号的定时。
42.在操作s70中，第一设备21可以确定包括要用于物理接口的线路的线路组。例如，第一设备21可以基于在操作s30中执行的第一训练的结果和在操作s50中执行的第二训练的结果来确定线路组。下面将参照图8更详细地描述操作s50的示例。在一些实施例中，第一设备21和第二设备22可以在操作s70之前另外地执行至少一次训练，并且可以基于第一训练的结果和第二训练的结果以及已经另外执行的至少一次训练的结果来确定线路组。例如，第一设备21可以在操作s50之后在有效线路当中选择与第一候选组和第二候选组不同
的第三候选组，并且第一设备21和第二设备22可以通过使用第三候选组来执行第三训练。根据至少一些示例实施例，第一设备21可以在候选组当中识别提供期望的(或者优化的)性能(或裕度)的候选组，并且识别出的候选组可以是在操作s70中确定的线路组。在一些实施例中，第一设备21可以基于作为训练结果的有效窗口裕度来确定线路组，稍后将参照图8描述操作s70的示例。
43.在操作s80中，第一设备21和第二设备22可以形成线路组。例如，第一设备21可以形成包括与在操作s70中确定的线路组相对应的引脚的内部路径，并且可以向第二设备22提供关于该线路组的信息，并且第二设备22可以基于由第一设备21提供的信息形成包括与该线路组相对应的引脚的内部路径。在本文中，第一设备21向第二设备22提供关于线路组的信息可以称为对第二设备22进行配置使得线路组用于物理接口。
44.在操作s90中，第一设备21和第二设备22可以经由线路组彼此通信。由于线路组提供优化的裕度，因此第一设备21与第二设备22之间的通信可以对各种因素不那么敏感，并且可以稳定地使用由物理接口提供的高带宽。
45.图3a和图3b是示出根据本发明构思的至少一些示例实施例的训练物理接口的示例的定时图。图3a和图3b的定时图可以表示由作为物理接口的示例的存储器接口执行的训练的示例。存储器接口的训练可以包括地址(或命令)训练和数据训练，图3a的定时图可以表示地址训练的示例，图3b的定时图可以表示数据训练的示例。在下面参照图3a和图3b的描述中，假设图1中的第二设备12为存储设备，第一设备11为在存储设备与主机设备之间与存储设备和主机通信的设备，将省略其重复描述。存储设备可以包括诸如静态随机存取存储器(ram)(sram)或动态ram(dram)的易失性存储器，以及诸如闪存和电阻ram(rram)的非易失性存储器。
46.参照图3a，第一设备11可以向第二设备12提供时钟信号ck、地址信号addr和命令信号cmd。在一些实施例中，地址信号addr和命令信号cmd可以由第一设备11经由相同的线路提供给第二设备12。存储器接口可以定义在时钟信号ck的上升沿和下降沿中的每一个处锁存地址信号addr和命令信号cmd，因此，如图3a所示，在时钟信号ck的上升沿和下降沿之前和之后，地址信号addr和命令信号cmd需要保持恒定。如图3a所示，地址信号addr和命令信号cmd在时钟信号ck的上升沿和下降沿之前和之后保持恒定的间隔可以被称为有效窗口裕度vwm，并且有效窗口裕度vwm可以包括时钟信号ck的边沿之前的第一间隔vwml(可以称为设置时间)和时钟信号ck的边沿之后的第二间隔vwmr(称为保持间隔)。当地址信号addr和/或命令信号cmd作为多位信号经由多条线路并行传输时，地址信号addr和/或命令信号cmd的有效窗口裕度vwm可以对应于与多条线路相对应的多个有效窗口裕度vwm当中的最小有效窗口裕度。
47.物理接口会需要等于或大于阈值的有效窗口裕度vwm(或最小第一间隔vwml和最小第二间隔vwmr)。在一些实施例中，第一设备11和第二设备12可以执行地址训练，使得时钟信号ck的边沿位于有效窗口裕度vwm的中心。随着有效窗口裕度vwm变大，第二设备12可以更容易地锁存地址信号addr和命令信号cmd，因此可以减少在接收地址信号addr和命令信号cmd时发生的错误。
48.参照图3b，在写入操作期间，第一设备11可以向第二设备12提供数据选通信号dqs、数据信号dq、数据屏蔽信号dm和数据总线反转信号dbi。另外，在读取操作期间，第二设
备12可以向第一设备11提供数据选通信号dqs、数据信号dq、数据屏蔽信号dm和数据总线反转信号dbi。因此，数据训练可以包括对写入路径的训练以及对读取路径的训练。在一些实施例中，第一设备11和第二设备12的连接到传递数据选通信号dqs、数据信号dq、数据屏蔽信号dm和数据总线反转信号dbi的互连件的引脚可以是双向引脚。
49.存储器接口可以定义在数据选通信号dqs的上升沿和下降沿中的每一个处锁存数据信号dq、数据屏蔽信号dm和数据总线反转信号dbi。因此，如图3b所示，在包括第一间隔vwml和第二间隔vwmr的有效窗口裕度vwm期间，数据信号dq、数据屏蔽信号dm和数据总线反转信号dbi需要保持恒定。物理接口会需要等于或大于阈值的有效窗口裕度vwm(或最小第一间隔vwml和最小第二间隔vwmr)。在一些实施例中，第一设备11和第二设备12可以执行数据训练，使得数据选通信号dqs的边沿位于有效窗口裕度vwm的中心。随着有效窗口裕度vwm增大，第一设备11和第二设备12可以更容易地锁存数据信号dq、数据屏蔽信号dm和数据总线反转信号dbi，并且可以减少在接收数据信号dq、数据屏蔽信号dm和数据总线反转信号dbi时发生的错误。
50.如以下参照附图所描述的，可以通过训练物理接口来确定提供最佳有效窗口裕度vwm的线路。因此，可以实现在提供高带宽的同时对各种因素不太敏感的设备到设备物理接口。
51.图4a和图4b是示出根据本发明构思的至少一些示例实施例的训练物理接口的示例的框图。图4a的框图和4b的框图均可以表示对不同的线路候选组执行的训练。
52.参照图4a，第一设备41a可以经由第一至第九互连件int1至int9连接到第二设备42a，因此，可以在第一设备41a与第二设备42a之间形成九条线路。第一设备41a和第二设备42a可以经由8条线路相互收发8位数据信号dq。第一设备41a可以包括第一路由电路41_2a和九个第一引脚p11至p19，第二设备42a可以包括第二路由电路42_2a和九个第二引脚p21至p29。九个第一引脚p11至p19可以分别连接到第一至第九互连件int1至int9，九个第二引脚p21至p29可以分别连接到第一至第九互连件int1至int9。
53.九条线路当中的与第一至第八互连件intl至int8相对应的八条线路可以被选择为候选组(例如，第一候选组)。为此，第一路由电路41_2a可以形成使得数据信号dq经由分别与第一至第八互连件int1至int8连接的八个第一引脚p11至p18被发送或接收的内部路径。此外，第二路由电路42_2a可以形成使得数据信号dq经由分别与第一至第八互连件int1至int8连接的八个第二引脚p21至p28发送或接收的内部路径。
54.如图4a所示，第一路由电路41_2a可以包括分别与数据信号dq中的第一至第八数据信号dq1至dq8相对应的八个第一单元电路u11至u18。如图4a中的实线所示，八个第一单元电路u11到u18可以将数据信号dq输出到第一引脚p11至p18，或者可以从第一引脚p11至p18接收数据信号dq。类似地，第二路由电路42_2a可以包括分别与数据信号dq中的第一至第八数据信号dq1至dq8相对应的八个第二单元电路u21至u28，并且八个第二单元电路u21至u28可以将数据信号dq输出到八个第二引脚p21至p28，或者分别从八个第二引脚p21至p28接收数据信号dq。因此，可以不使用第九互连件ing9，并且可以不使用连接到第九互连件int9的第一引脚p19和第二引脚p29。
55.参照图4b，第一设备41b可以经由第一至第九互连件int1至int9连接到第二设备42b，因此，可以在第一设备41b与第二设备42b之间形成九条线路。第一设备41b和第二设备
42b可以经由8条线路相互收发8位数据信号dq。第一设备41b可以包括第一路由电路41_2b和九个第一引脚p11至p19，第二设备42b可以包括第二路由电路42_2b和九个第二引脚p21至p29。九个第一引脚p11到p19可以分别连接到第一至第九互连件int1至int9，九个第二引脚p21到p29可以分别连接到第一至第九互连件int1至int9。
56.九条线路当中的与第一至第四互连件intl至int4和第六至第九互连件int6至int9相对应的八条线路被选为候选组(例如，第二候选组)。为此，第一路由电路41_2b可以形成使得数据信号dq经由分别与第一至第四互连件int1至int4和第六至第九互连件int6至int9连接的八个第一引脚p11至p14和p16至p19被发送或接收的路径。此外，第二路由电路42_2b可以形成使得数据信号dq经由分别与第一至第四互连件int1至int4和第六至第九互连件int6至int9连接的八个第二引脚p21至p24和p26至p29被发送或接收的路径。
57.如图4b所示，第一路由电路41_2b可以包括分别与数据信号dq中的第一至第八数据信号dq1至dq8相对应的八个第一单元电路u11至u18。如图4b中实线所示，八个第一单元电路u11至u18可以将数据信号dq输出到八个第一引脚p11至p14和p16至p19，或者可以从八个第一引脚p11至p14和p16至p19接收数据信号dq。类似地，第二路由电路42_2b可以包括分别与数据信号dq中的第一至第八数据信号dq1至dq8相对应的八个第二单元电路u21至u28，并且八个第二单元电路u21至u28可以将数据信号dq分别输出到8个第二引脚p21至p24和p26至p29，或者分别从八个第二引脚p21至p24和p26至p29接收第一至第八数据信号dq1至dq8。因此，可以不使用第五互连件int5，并且可以不使用连接到第五互连件int5的第一引脚p15和第二引脚p25。
58.图5是根据本发明构思的至少一个示例实施例的物理接口的训练结果的曲线图。在图5的曲线图中，虚线可以表示图4a的训练结果，实线可以表示图4b的训练结果。在下文中，将参考图4a和图4b描述图5。
59.如上面参考图4a所描述的，可以通过使用第一至第八互连件int1至int8来执行训练，因此，如图5中的虚线所示，八个有效窗口裕度vwm分别对应于第一至第八数据信号dq1至dq8。如图5所示，八个有效窗口裕度当中的第五数据信号dq5的第一有效窗口裕度vwm1可以被识别为最小有效窗口裕度，并且可以使用互连件的第一候选组(即，第一至第八互连件int1至int8)将第一有效窗口裕度vwm1确定为物理接口的有效窗口裕度。
60.在一些实施例中，对于后续训练，可以在除了对应于最小有效窗口裕度的互连件之外的互连件当中选择候选组。例如，当出现如图5中虚线所示的训练结果时，除了与第五数据信号dq5相对应的互连件之外的互连件(即，除了第五互连件int5之外的第一至第四互连件int1至int4和第六至第九互连件int6至int9)可以被选择为第二候选组。因此，如以上参考图4b所描述的，可以通过使用第一至第四互连件int1至int4和第六至第九互连件int6至int9来执行训练，并且如图5中的虚线所示，可以获得分别与数据信号dq中的第一至第八数据信号dq1至dq8的八个数据信号相对应的八个有效窗口裕度。如图5中箭头所示，与第五至第七数据信号dq5至dq7相对应的有效窗口裕度可以对应于先前训练中的与第六至第八数据信号dq6至dq8相对应的有效窗口裕度。如图5所示，八个有效窗口裕度当中的第六数据信号dq6的第二有效窗口裕度vwm2可以被识别为最小有效窗口裕度，并且可以使用互连件的第二候选组(即，第一至第四互连件int1至int4和第六至第九互连件int6至int9)将第二有效窗口裕度vwm2确定为物理接口的有效窗口裕度。
61.如图5所示，第二有效窗口裕度vwm2可以大于第一有效窗口裕度vwm1，因此，包括第一至第四互连件int1至int4和第六至第九互连件int6至int9的第二候选组可以被确定为物理接口的互连件组。
62.图6是根据本发明构思的至少一个示例实施例的装置60的框图。图6的框图示出了装置60中的用于调整第三数据信号dq3的发送/接收路径的部分。如上面参考图1描述的，路由电路62可以接收控制信号ctr，并根据控制信号ctr形成用于收发第三数据信号dq3的路径。如图6所示，装置60可以包括路由电路62、输入/输出(i/o)缓冲器63、以及第三引脚p3和第四引脚p4，并且第三数据信号dq3可以包括第三数据输出信号dq3_out和第三数据输入信号dq3_in。
63.路由电路62可以包括译码器62_4和多个多路复用器。译码器62_4可以接收控制信号ctr，并且可以通过对控制信号ctr进行译码来产生用于控制多个多路复用器的多个选择信号。例如，如图6所示，路由电路62可以包括用于接收第三数据输出信号dq3_out的第一多路复用器62_1和第三多路复用器62_3，并且可以包括输出第三数据输入信号dq3_in的第二多路复用器62_2。第一多路复用器62_1可以基于由译码器62_4提供的第三选择信号c3，将第二数据输出信号dq2_out和第三数据输出信号dq3_out之一提供给第一输出缓冲器63_1。第二多路复用器62_2可以基于来自译码器62_4的第三选择信号c3，将从第一输入缓冲器63_2和第二输入缓冲器63_4之一输出的信号输出为第三数据输入信号dq3_in。因此，当第三选择信号c3被去激活(例如，具有低电平)时，第三数据输出信号dq3_out可以通过顺序地经过第一多路复用器62_1、第一输出缓冲器63_1和第三引脚p3而被输出，并且可以经由第一输入缓冲器63_2和第二多路复用器62_2接收经由第三引脚p3输入的信号作为第三数据输入信号dq3_in。另一方面，当第三选择信号c3被激活(例例如，具有高电平)时，第三数据输出信号dq3_out可以通过顺序地经过第三多路复用器62_3、第二输出缓冲器63_3和第四引脚p4而被输出，并且可以经由第二输入缓冲器63_4和第二多路复用器62_2接收经由第四引脚p4输入的信号作为第三数据输入信号dq3_in。此外，第三多路复用器62_3可以基于由译码器62_4提供的第四选择信号c4，将第三数据输出信号dq3_out和第四数据输出信号dq4_out之一提供给第二输出缓冲器63_3。
64.图7是根据本发明构思的至少一个示例实施例的训练物理接口的方法的流程图。图7的流程图示出了图2中的操作s30和s40的示例。如上面参考图2所描述的，可以在图7的操作s30'中执行物理接口的第一训练，可以在图7的操作s40'中选择有效线路当中的第二候选组。如图7所示，操作s30'可以包括操作s35，操作s40'可以包括操作s41和操作s42。在下文中，将参考图2描述图7。
65.参照图7，在操作s35中可以检测多个第一有效窗口裕度。例如，第一设备21可以检测分别与第一候选组中包括的多条线路相对应的多个第一有效窗口裕度作为第一训练的结果。如上面参考图5所描述的，可以使用第一候选组将多个第一有效窗口裕度当中的最小第一有效窗口裕度vwm1确定为物理接口的有效窗口裕度。
66.在操作s41中可以识别与最小第一有效窗口裕度vwm1相对应的线路。例如，第一设备21可以识别在操作s35中检测到的多个第一有效窗口裕度当中的最小第一有效窗口裕度vwm1，并识别与最小第一有效窗口裕度vwm1相对应的线路。因此，如上面参考图4a和图5所描述的，可以识别包括第五互连件int5的线路。
67.在操作s42中，可以从除了识别出的线路之外的线路选择第二候选组。例如，第一设备21可以在除了在操作s41中识别出的线路之外的有效线路当中选择第二候选组。因此，如上面参考图4b和图5所描述的，可以排除包括第五互连件int5的线路，并且可以选择包括分别包括第一至第四互连件int1至int4和第六至第九互连件int6至int9的线路的第二候选组。
68.图8是根据本发明构思的至少一个示例实施例的训练物理接口的方法的流程图。图8的流程图可以示出图2中的操作s50和s70的示例。如上面参考图2所描述的，可以在图8的操作s50'中执行物理接口的第二训练，并且可以在图8的操作s70'中确定包括要在物理接口处使用的线路的线路组。如图8所示，操作s50'可以包括操作s55，并且操作s70'可以包括多个操作s71至s74。
69.在操作s55中可以检测多个第二有效窗口裕度。例如，第一设备21可以检测分别与第二候选组中包括的多条线路相对应的多个第二有效窗口裕度作为第二训练的结果。如上面参考图5所描述的，可以使用第二候选组将多个第二有效窗口裕度当中的最小第二有效窗口裕度vwm2确定为物理接口的有效窗口裕度。
70.在操作s71中，可以识别与最小第二有效窗口裕度vwm2相对应的线路。例如，第一设备21可以识别在操作s55中检测到的多个第二有效窗口裕度当中的最小第二有效窗口裕度vwm2，并识别与最小第二有效窗口裕度vwm2相对应的线路。因此，如上面参考图4b和图5所描述的，可以识别出包括第六互连件int6的线路。
71.在操作s72中，可以将最小第一有效窗口裕度vwm1与最小第二有效窗口裕度vwm2进行比较。如图8所示，当最小第一有效窗口裕度vwm1大于最小第二有效窗口裕度vwm2时，在操作s73中可以将第一候选组确定为线路组。另一方面，当最小第一有效窗口裕度vwm1不大于最小第二有效窗口裕度vwm2时，在操作s74中可以将第二候选组确定为线路组。因此，第一设备21可以识别最小第一有效窗口裕度vwm1和最小第二有效窗口裕度vwm2当中的较大的有效窗口裕度，并将与已经在操作s70'中在第一候选组和第二候选组当中识别出的有效窗口裕度相对应的候选组识别为线路组。
72.图9a和图9b是根据本发明构思的至少一些示例实施例的设备的示例的框图。与图4a和图4b的设备相比，图9a的设备90a和图9b的设备90b可以分别收发数据信号dq以及其他信号。在一些实施例中，数据信号dq和其他信号可以与图9a和图9b所示的不同地映射到多个引脚。在图9a和图9b中与数据信号dq一起示出的信号仅是示例，并且对应于与图9a和图9b中示出的信号不同的信号的未使用的引脚可以用于更好的有效窗口裕度。在下文中，省略参考图9a和图9b给出的重复描述。
73.参照图9a，设备90a可以包括路由电路92a和多个引脚p00至p10。设备90a可以收发数据信号dq以及数据屏蔽信号dm和数据总线反转信号dbi。数据屏蔽信号dm可以指示数据信号dq的至少一部分是否被屏蔽。例如，当与数据信号dq一起接收到激活的数据屏蔽信号dm时，设备90a可以忽略低4位，即，数据信号dq的第一至第八数据信号dq1至dq8中的第一至第四数字信号dq1至dq4。以这样的方式，利用数据屏蔽信号dm对数据信号dq的至少一部分进行屏蔽可以称为数据屏蔽功能，物理接口可以支持数据屏蔽功能。
74.数据总线反转信号dbi可以指示数据信号dq是否被反转。例如，当与数据信号dq一起接收到激活的数据总线反转信号dbi时，设备90a可以反转数据信号dq，并从反转的数据
信号dq提取信息。由于数据总线反转信号dbi，可以减少互连件处的信号的转变或者可以减少具有高电平的信号的数量，因此可以减少通信消耗的功率。以这样的方式，通过使用数据总线反转信号dbi选择性地反转数据信号dq可以称为数据总线反转功能，物理接口可以支持数据总线反转功能。
75.可以在设备90a中停用数据屏蔽功能和/或数据总线反转功能。在一些实施例中，设备90a和与设备90a通信的另一设备可以被预先设置，从而不使用数据屏蔽功能和/或数据总线反转功能。因此，当不使用数据屏蔽功能和/或数据总线反转功能时，也可以不使用数据屏蔽信号dm和/或数据总线反转信号dbi，并且用于收发数据信号dq的可用线路数会增加。
76.如图9a所示，路由电路92a可以包括分别与数据屏蔽信号dm、8位数据信号dq和数据总线反转信号dbi相对应的十个单元电路u01至u10，并且可以包括十一个引脚p00至p10。在一些实施例中，当数据屏蔽功能被去激活(在下文中，“去激活”可以称为“停用”)时，十一个引脚p00至p10中的十个引脚p01至p10可以用于8位数据信号dq和数据总线反转信号dbi，因此，十个不同的候选组是可用的，并且可以执行分别对应于十个不同的候选组的十个训练。类似地，在一些实施例中，当数据屏蔽功能被停用时，十一个引脚p00至p10中的十个引脚p00至p09可以用于8位数据信号dq和数据屏蔽信号dm，因此，十个不同的候选组是可用的，并且可以执行分别对应于十个不同的候选组的十个训练。另外，在一些实施例中，当数据屏蔽功能和数据总线转换功能都被停用时，十一个引脚p00至p11中的九个引脚p01至p09可以用于8位数据信号dq，因此，九个不同的候选组是可用的，并且可以执行分别对应于九个不同候选组的九个训练。以这样的方式，可以选择包括由于功能处于停用状态而未被使用的引脚的候选组。
77.参照图9b，设备90b可以包括路由电路92b和多个引脚p00至p10。设备90b可以发送或接收数据信号dq以及数据总线反转信号dbi、严重度信号(severity signal)sev和纠错码信号ecc。在一些实施例中，与图9b中所示的不同，可以为每个16位数据信号布置严重度信号sev和纠错码信号ecc。
78.严重度信号sev和纠错码信号ecc可以用于经由数据信号dq收发的数据的纠错码(或裸片上)。可以在设备90b中至少部分地停用数据总线反转功能以及纠错功能。在一些实施例中，设备90b和与设备90b通信的另一设备可以被预先设置，从而不使用至少一部分纠错功能。相应地，当不使用至少一部分纠错功能时，也可以不使用严重度信号sev和/或纠错码信号ecc，并且用于发送和接收数据信号dq的可用线路的数量会增加。
79.如图9b所示，路由电路92b可以包括分别与严重度信号sev、纠错码信号ecc、8位数据信号dq和数据总线反转信号dbi相对应的十一个单元电路u01至u11，并且可以包括十二个引脚p00至p11。当分别对应于数据总线反转信号dbi、严重度信号sev、和/或纠错码信号ecc的功能中的至少一个被停用时，可以仅需要十二个引脚p00至p11中的一些引脚，因此，不同的候选组是可用的，并且可以执行与相关候选组相对应的训练。如上面参考图9a所描述的，可以选择包括由于被停用的功能而未被使用的引脚的候选组。
80.图10是根据本发明构思的至少一个示例实施例的训练物理接口的方法的流程图。图10的流程图可以示出图7中的操作s42的示例。如上面参考图7所描述的，在完成第一训练之后，可以在图10的操作s42'中选择第二候选组。如图10所示，操作s42'可以包括操作s42_
1和s42_2，在下文中，将参考图7和图9a描述图10。
81.参照图10，在操作s42_1中可以确定是否至少一个功能被停用。例如，图1中的第一设备11和第二设备12均可以包括用于存储物理接口支持的功能是否被激活(在下文中，“激活”可以被称为“启用”)的模式寄存器。第一控制器11_1可以访问模式寄存器，并且可以基于存储在模式寄存器中的值来确定是否至少一个功能被停用。如图10所示，当至少一个功能被停用时，随后可以执行操作s42_2。
82.在操作s42_2中可以选择包括未使用的引脚的第二候选组。例如，图1中的第一控制器11_1可以识别至少一个被停用的功能，并且识别与识别出的至少一个功能相对应的至少一个引脚(即，至少一个未使用的引脚)。第一控制器11_1可以选择第二候选组，该第二候选组包括至少一个未使用的引脚而不是在先前训练(即，第一训练)中使用的第一候选组中包括的至少一个引脚。
83.图11是根据本发明构思的至少一个示例实施例的设备110的框图。图11的框图示出了设置线路的候选组并与最终确定线路组的设备(例如，图1中的11)通信的设备(例如，图1中的12)的示例。如图11所示，设备110可以包括控制器111、路由电路112、第一寄存器113和第二寄存器114。在下文中，假设图11中的设备110与图1中的第一设备11通信。
84.如以上参考附图所描述的，路由电路112可以基于控制信号ctr形成路径。因此，路由电路112可以基于控制信号ctr将逻辑路径lp映射到物理路径pp。如图11所示，控制信号ctr可以由第二寄存器114提供。
85.控制器111可以从第一设备11(或第一控制器11_1)接收指令ins，并且可以基于指令ins产生硬控制信号ctr_h或软控制信号ctr_s。从第一设备11接收的指令ins可以包括用于将逻辑路径lp临时映射到物理路径pp的软映射命令和用于将逻辑路径lp永久映射到物理路径pp的硬映射命令。控制器111可以基于硬映射命令向第一寄存器113提供硬控制信号ctr_h，以及基于软映射命令向第二寄存器114提供软控制信号ctr_s。
86.第一寄存器113可以以非易失性方式存储与由控制器111提供的硬控制信号ctr_h相对应的值，并且可以将所存储的与硬控制信号ctr_h相对应的值提供给第二寄存器114。第二寄存器114可以存储与由第一寄存器113提供的硬控制信号ctr_h相对应的值和与由控制器111提供的软控制信号ctr_s相对应的值之一，并且可以将所存储的与存储值相对应的控制信号ctr提供给路由电路112。在一些实施例中，第二寄存器114可以被称为影子(shadow)寄存器。稍后将参照图12描述通过使用第一寄存器113和第二寄存器114来设置用于训练的候选组和最终确定的线路组的方法的示例。在一些实施例中，第一寄存器113和第二寄存器114可以用于线路修复。
87.图12是根据本发明构思的至少一个示例实施例的训练物理接口的方法的流程图。图12的流程图示出了图2中的操作s30、s50和s80的示例。如上面参考图2所描述的，可以在图12的操作s30"中执行第一训练，可以在图12的操作s50"中执行第二训练，可以在图12的操作s80"中形成线路组。如图12所示，操作s30"可以包括操作s31和s32，操作s50"可以包括操作s51和s52，操作s80"可以包括操作s81和s82。在下文中，将参考图11描述图12，图12中的第二设备122可以包括控制器111、路由电路112、第一寄存器113和第二寄存器114。
88.参照图12，在操作s31中，第一设备121可以向第二设备122发送第一软映射命令。例如，第一设备121可以选择用于第一训练的第一候选组，并且可以向第二设备122发送第
一软映射命令作为关于所选择的第一候选组的信息。
89.在操作s32中，第二设备122可以临时设置第一候选组。例如，第二设备122中包括的控制器111可以响应于第一软映射命令将用于设置第一候选组的软控制信号ctr_s提供给第二寄存器114，并且第二寄存器114可以将与软控制信号ctr_s相对应的控制信号ctr提供给路由电路112。因此，可以执行使用第一候选组的第一训练。
90.在操作s51中，第一设备121可以向第二设备122发送第二软映射命令。例如，第一设备121可以选择用于第二训练的第二候选组，并且可以向第二设备122发送第二软映射命令作为关于所选择的第二候选组的信息。
91.在操作s52中，第二设备122可以临时设置第二候选组。例如，第二设备122中包括的控制器111可以响应于第二软映射命令将用于设置第二候选组的软控制信号ctr_s提供给第二寄存器114，并且第二寄存器114可以将与软控制信号ctr_s相对应的控制信号ctr提供给路由电路112。因此，可以执行使用第二候选组的第二训练。
92.在操作s81中，第一设备121可以向第二设备122发送硬映射命令。例如，第一设备121可以基于训练结果最终确定线路组，并且可以向第二设备122发送硬映射命令作为关于所确定的线路组的信息。
93.在操作s82中，第二设备122可以永久地设置线路组。例如，第二设备122中包括的控制器111可以响应于硬映射命令将用于设置线路组的硬控制信号ctr_h提供给第一寄存器113，并且第一寄存器113可以以非易失性方式存储硬控制信号ctr_h。当控制器111不向第二寄存器114提供软控制信号ctr_s时，第二寄存器114可以将与由第一寄存器113提供的硬控制信号ctr_h相对应的控制信号ctr提供给路由电路112。因此，第一设备121和第二设备122可以通过使用所确定的线路组基于物理接口彼此通信。
94.图13是根据本发明构思的至少一个示例实施例的系统130的图。如图13所示，系统130可以包括高带宽存储器(hbm)132和与hbm 132通信的hbm物理层(phy)(hbm_phy)131，并且可以被称为存储器系统、存储器模块等。hbm_phy 131和hbm 132可以基于作为物理接口的hbm接口彼此通信，并且可以如上面参照附图描述的那样执行hbm接口的训练。
95.参照图13，hbm_phy 131可以包括电气和电子工程师协会(ieee)1500控制器131_0和第一至第n通道131_1至131_n(n是大于1的整数)。第一至第n通道131_1至131_n可以彼此独立地与hbm 132通信，为此，hbm 132还可以包括第一至第n通道132_1至132_n。如图13所示，第一至第n通道131_1至131_n均可以经由高级外围总线(apb)从主机(或存储器控制器)接收数据或向主机发送数据。此外，第一至第n通道131_1至131_n均可以经由用于传输命令和/或地址的第一子通道(aword)和用于发送和接收数据的第二子通道(dword)与对应于hbm 132的通道通信。稍后将参考图14描述第一至第n通道131_1至131_n的示例。
96.ieee 1500控制器131_0可以提供主机与hbm 132之间的直接连接。如图13所示，ieee 1500控制器131_0可以经由高级外围总线(apb)从主机接收数据或向主机发送数据，并且ieee 1500控制器131_0可以经由独立通道ws1至wsn与hbm 132通信。在一些实施例中，ieee 1500控制器131_0可以在执行训练第一至第n通道131_1至131_n的第一子通道(aword)时向hbm 132提供用于设置hbm 132的信息，并且可以从hbm 132接收关于经由第一至第n通道132_1至132_n接收到的信号的信息(即，训练的反馈)。例如，如上面参考附图所描述的，ieee 1500控制器131_0可以通过使用用于第一子通道(aword)的不同的候选组中
的每一候选组来控制训练，并且可以基于训练结果确定用于第一子通道(aword)的线路组。
97.hbm 132可以包括堆叠的多个存储器裸片，并且经由第一至第n通道132_1至132_n，可以将数据并行地写入到多个存储器裸片或者可以并行地从多个存储器裸片读取数据。在一些实施例中，hbm 132可以包括多个dram裸片，并且可以被称为hbm dram。稍后将参考图15描述hbm 132的结构的示例。
98.图14是根据本发明构思的至少一个示例实施例的通道140的框图。如上面参考图13所描述的，hbm_phy 131可以包括多个通道，并且多个通道可以彼此独立地与hbm 132通信。如图14所示，通道140可以包括aword控制逻辑141、控制切片(slice)142、dword控制逻辑143、多个数据切片144和输入/输出(i/o)缓冲器145。
99.aword控制逻辑141可以与主机通信，并控制控制切片142。例如，aword控制逻辑141可以响应于经由apb和/或双数据速率(ddr)物理接口(dfi)从主机接收的命令(例如，写入命令和读取命令)和/或地址，向控制切片142提供命令和/或地址。此外，aword控制逻辑141可以在执行训练第一子通道aword时产生测试模式，并且可以通过控制图14中的控制切片142中包括的多个延迟锁定环(dll)142_1来调整经由第一子通道aword输出的信号的定时。
100.控制切片142可以包括多个dll 142_1和输入/输出(i/o)控制块142_2。多个dll 142_1可以向i/o控制块142_2提供根据aword控制逻辑141的控制延迟的信号(例如，命令信号和/或地址信号)。i/o控制块142_2可以经由根据aword控制逻辑141(或图13中的131_0)的控制形成的路径向i/o缓冲器145提供从多个dll 142_1接收的命令信号和/或地址信号。换言之，i/o控制块142_2可以执行上面参考附图描述的路由电路的功能。
101.dword控制逻辑143可以与主机通信，并控制多个数据切片144。例如，dword控制逻辑143可以响应于经由apb和/或dfi从主机接收的数据，向多个数据切片144提供数据。dword控制逻辑143可以在执行训练第二子通道dword的写入路径时产生测试模式，并且可以通过控制图14中的每个数据切片144中包括的多个第一dll 144_1来调整经由第二子通道dword输出的信号的定时。此外，dword控制逻辑143可以经由apb和/或dfi向主机提供从多个数据切片144接收的数据。dword控制逻辑143可以在执行训练第二子通道dword的读取路径时，通过控制多个第二dll144_2来控制经由第二子通道dword接收的信号的定时。
102.多个数据切片144均可以包括多个第一dll 144_1、多个第二dll 144_2和输入/输出(i/o)控制块144_3。多个第一dll 144_1可以向i/o控制块144_3提供根据dword控制逻辑143的控制延迟的信号(例如，数据信号)。i/o控制块144_3可以经由根据dword控制逻辑143的控制形成的路径，向i/o缓冲器145提供从多个第一dll 144_1接收的数据信号。此外，多个第二dll 144_2可以向dword控制逻辑143提供根据dword控制逻辑143的控制延迟的信号(例如，数据信号)。i/o控制块144_3可以向多个第二dll144_2提供经由根据dword控制逻辑143的控制形成的路径从输入/输出(i/o)缓冲器145接收的数据信号。因此，i/o控制块144_3可以执行上面参照附图描述的路由电路的功能。
103.图15是根据本发明构思的至少一个示例实施例的系统150的截面图。如图15所示，系统150可以包括hbm设备151、处理电路152、中介层(interposer)153和印刷电路板(pcb)154。
104.hbm设备151可以包括第一至第四存储器裸片md1至md4和基础裸片bd，并且可以被
称为hbm系统。如图15所示，第一至第四存储器裸片md1至md4可以堆叠在基础裸片bd上，并且微凸块mb可以布置在第一至第四存储器裸片md1至md4与基础裸片bd之间。微凸块mb可以连接到穿透第一至第四存储器裸片md1至md4中的每一个的穿硅通路tsv。基础裸片bd可以布置在中介层153上，并且第一凸块b1可以布置在基础裸片bd与中介层153之间。用于访问第一至第四存储器裸片md1至md4的地址信号、命令信号和数据信号可以经过第一凸块b1。在一些实施例中，第一至第四存储器裸片md1至md4可以统称为hbm，并且上面参考图13和图14描述的hbm_phy可以被包括在基础裸片bd中。hbm_phy和第一至第四存储器裸片md1至md4可以基于hbm接口通过使用线路的不同候选组中的每一候选组来执行训练，并且可以确定线路组。因此，提供优化裕度的多个穿硅通路tsv中的一些和多个微凸块mb中的一些可以用于hbm接口。
105.处理电路152可以布置在中介层153上，并且第二凸块b2可以布置在处理电路152与中介层153之间。处理电路152可以经由一些第二凸块b2、形成在中介层153上的图案、以及一些第一凸块b1与基础裸片bd通信，并且可以将数据写入hbm设备151或可以从hbm设备151读取数据。例如，处理电路152可以包括中央处理单元(cpu)、图形处理单元(gpu)、神经处理单元(npu)等。
106.中介层153可以布置在pcb 154上，并且第三凸块b3可以布置在中介层153与pcb 154之间。在一些实施例中，第三凸块b3可以包括倒裸片(flip die)凸块。中介层153可以包括用于将hbm设备151与处理电路152互连的多个图案。第四凸块b4可以布置在pcb 154的下表面上，并且系统150可以经由第四凸块b4与外部通信。
107.图16是根据本发明构思的至少一个示例实施例的系统160的截面图的示图。如图16所示，系统160可以包括pcb 161、连接器162、分立器件163、电源管理集成电路(pmic)164、控制模块165和存储设备166。在一些实施例中，连接器162是pcb 161的部分。在一些实施例中，连接器162、分立器件163、pmic 164、控制模块165和存储设备166可以安装在pcb 161上。
108.连接器162可以连接到系统160外部的设备。例如，系统160可以是存储系统，其响应于经由连接器162提供的信号，经由连接器162，将数据存储在存储设备166中或将存储的数据提供给系统160的外部。在一些实施例中，系统160可以包括固态硬盘(ssd)，并且作为非限制性示例，连接器162可以具有由m.2ssd定义的结构和迷你串行高级技术附件(msata)ssd。存储设备166可以在稍后描述的控制模块165的控制下存储数据。例如，存储设备166可以包括至少一种非易失性存储器件，诸如，闪存和rram。
109.分立器件163可以提供系统160所需的电气特性的功能。例如，分立器件163可以包括电容器，使得经由连接器162提供的电力稳定地提供给包括在系统160中的部件。此外，在一些实施例中，分立器件163可以包括电阻器和/或电感器。pmic 165可以管理提供给系统160的组件的电力。例如，pmic 165可以经由连接器162接收电源电压，从接收的电源电压生成至少一个电源电压，并且将所生成的至少一个电源电压提供给系统160的组件。
110.控制模块165可以响应于经由连接器162接收的信号或针对其自身来控制存储设备166。如图16所示，控制模块165可以包括第一中介层165_1、第二中介层165_2、控制器165_3和缓冲器165_4。控制器165_3可以响应于经由连接器162接收的请求，从存储设备166读取数据或将数据写入存储设备166。在一些实施例中，控制器165_3可以将经由连接器162
接收的逻辑地址映射到存储设备166的物理地址。
111.控制器165_3可以使用缓冲器165_4来控制存储设备166。例如，缓冲器165_4可以存储经由连接器162接收并且将要被写入存储设备166的数据，并且还可以存储从存储设备166读取并且将要经由连接器162输出的数据。在一些实施例中，缓冲器165_4可以包括具有比存储设备166更快的操作速度的存储设备(例如，dram)。
112.控制器165_3和缓冲器165_4可以经由第一中介层165_1连接到pcb 161的图案。此外，控制器165_3和缓冲器165_4可以经由第二中介层165_2彼此连接。在一些实施例中，与图16中所示不同，第二中介层165_2可以延伸使得控制器165_3和缓冲器165_4的所有底表面设置在第二中介层165_2上。在一些实施例中，控制器165_3可以通过使用控制器165_3与缓冲器165_4之间的不同候选线路组中的每一者来执行训练，并且可以确定线路组。因此，提供最佳裕度的多个线路的一部分可以用于控制器165_3与缓冲器165_4之间的接口。
113.已经对本发明构思的示例实施例进行了描述，显然可以以多种方式对其进行改变。此类改变不应被视为背离本发明构思的示例实施例的预期精神和范围，并且对于本领域技术人员而言显而易见的所有此类修改旨在包括在所附权利要求的范围内。