用于电容提取的系统和方法以及计算机可读存储介质与流程

1.本发明的实施例涉及用于电容提取的系统和方法以及计算机可读存储介质。


背景技术：

2.不同的设计方法和电子设计自动化(“eda”)工具被布置成设计各种复杂程度的集成电路(“ic”)。ic设计工程师通过将电路规范转换为物理元件的几何描述来设计集成电路，这些物理元件组合形成基本电子元件。一般而言，几何描述是各种尺寸的多边形，表示位于不同处理层的导电部件。物理元件的几何描述通常称为集成电路布局。在创建初始集成电路布局后，通常会通过一组步骤测试并优化集成电路布局，以验证集成电路是否符合ic中的寄生电容和电阻的设计规约。集成电路布局可通过一个或多个设计优化周期来改变，直至仿真结果满足设计规约为止。
3.寄生电容和电阻会在设计的ic中引起各种不利影响和不期望的性能，诸如各种互连上不期望的长信号延迟。因此，必须准确预测寄生电容和电阻对设计ic性能的影响，以使得设计工程师可通过适当的设计优化步骤来补偿这些不利影响。


技术实现要素：

4.根据本发明实施例的一个方面，提供了一种用于电容提取的方法，包括：对半导体布局的一个或多个第一区执行第一电容提取；对半导体布局的一个或多个第二区执行第二电容提取，第二电容提取的分辨率小于第一电容提取的分辨率；基于第一电容提取和第二电容提取的结果来为半导体布局构建网表；以及基于网表来修改半导体布局，修改的半导体布局用于制造集成电路。
5.根据本发明实施例的另一个方面，提供了一种用于电容提取的系统，包括：处理单元；以及一个或多个存储器单元，存储用于一个或多个程序的指令。一个或多个程序可由处理单元执行以执行包括以下各项的操作：接收半导体布局；标识半导体布局内的多个区；基于多个区上的不同精度来执行电容提取；基于电容提取的结果来为半导体布局构建网表；以及基于网表来修改半导体布局，修改的半导体布局用于制造集成电路。
6.根据本发明实施例的又一个方面，提供了一种存储指令集的非暂时性计算机可读存储介质，指令集可由器件的一个或多个处理器执行以使器件执行方法，方法包括：对半导体布局的一个或多个第一区执行具有第一精度的第一电容提取；对一个或多个第一区之外的一个或多个第二区执行具有不同于第一精度的第二精度的第二电容提取；基于第一电容提取和第二电容提取的结果来为半导体布局构建网表；以及基于网表来修改半导体布局，修改的半导体布局用于制造集成电路。
附图说明
7.当与附图一起阅读时，根据以下详细描述可最好地理解本发明的各方面。应注意，根据行业中的标准实践，各种部件未按比例绘制。实际上，为论述清楚，各种部件的尺寸可
任意增加或减少。
8.图1是根据本发明的一些实施例的设计系统的示意图。
9.图2是示出根据本发明的示例性实施例的简化ic设计过程的流程图。
10.图3是根据本发明的示例性实施例的半导体布局的示意图。
11.图4是根据本发明的示例性实施例的划分成区的半导体布局的示意图。
12.图5a和图5b是示出根据本发明的示例性实施例的应用不同步长参数的3d电容确定过程的示意图。
13.图6是根据本发明的示例性实施例的划分成区的半导体布局的示意图。
14.图7是根据本发明的示例性实施例的划分成区的半导体布局的示意图。
15.图8是根据本发明的示例性实施例的半导体布局的示意图。
16.图9是示出根据本发明的示例性实施例的用于电容提取的方法的流程图。
17.图10是根据本发明的示例性实施例在电容提取之后构建的示例性网表。
具体实施方式
18.以下公开内容提供用于实施提供的主题的不同特征的许多不同实施例或实例。以下将描述元件和布置的特定实例以简化本发明。当然，这些仅仅是实例，并非旨在限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可包括第一部件与第二部件直接接触的实施例，也可包括形成在第一部件与第二部件之间的附加部件使得第一部件与第二部件不直接接触的实施例。此外，本发明可在各个实例中重复参考数字和/或字符。这种重复是出于简洁与清晰目的，其本身并不指示所论述的各种实施例和/或配置之间存在关系。
19.本说明书中使用的术语，在本领域和每一术语所使用的特定文本中，都有其常见意义。本说明中使用的实例，包含本文所讨论的任何术语的实例，仅是说明性的，决不是限制本发明或任何例示的术语的范围和意义。同样，本发明并不限于本说明书中给出的各种实施例。
20.虽然在本文可能使用术语“第一”、“第二”等术语来描述多个元件，但这些元件并不用受这些术语的局限。这些术语是用来区分不同元件的。例如，第一元件也可被称为第二元件，同样，第二元件也可被称为第一元件，而不背离该实施例的范围。本文所使用的术语“和/或”包含一个或多个所列相关联项目的任意以及所有组合。
21.而且，为了便于描述，在此可使用诸如“在
…
下面”、“在
…
下方”、“下部”、“在
…
之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。空间相对术语旨在涵盖除附图中描绘的方向之外的在使用或操作中的器件的不同方向。可以其他方式对装置进行取向(旋转90度或处于其他取向)，而且可相应地解释其中所使用的空间相关描述符。
22.在此文档中，术语“耦合”也可能被称为“电耦合”，及术语“连接”可能被称为“电连接”。“耦合”和“连接”也可能被用于指示两个或更多元件互相协作或彼此交互。
23.图1是根据本发明的一些实施例的设计系统100的示意图。如图1所示，设计系统100包括处理单元110、一个或多个存储器单元120、输入/输出(i/o)接口130和总线140。在一些实施例中，处理单元110经由总线140通信耦合至存储器单元120和i/o接口130。在各种
实施例中，处理单元110可以是中央处理单元(cpu)、专用集成电路(asic)、多处理器、分布式处理系统或合适的处理器。实现处理单元110的各种电路或单元处于本发明的预期范围内。
24.存储器单元120存储用于辅助集成电路设计的一个或多个程序代码。例如，存储器单元120可存储用于可由处理单元执行以执行操作的一个或多个程序的指令。例如，存储器单元120存储用指令集编码的程序代码，该指令集用于执行集成电路的布局或布局图案的电容提取。在一些实施例中，当处理单元110执行程序代码时，可自动执行电容提取的操作。因此，通过处理单元110和存储在存储器单元120中的程序代码，电子设计自动化(eda)工具可在设计系统100上运行以在ic设计过程中的各个步骤中帮助ic设计者。
25.在一些实施例中，存储器单元120可以是用例如存储用于执行电容提取的可执行指令编码集的非暂时性计算机可读存储介质。在一些实施例中，计算机可读存储介质是电子的、磁性的、光纤的、电磁的、红外线的、和/或半导体系统(或者装置或器件)。例如，计算机可读存储媒介包括半导体或固态存储器、磁带、移动估算机磁盘、随机存取存储器(ram)、只读存储器(rom)、硬磁盘和/或光盘。在使用光盘的一个或多个实施例中，计算机可读存储介质包括光盘只读存储器(cd-rom)、光盘读/写(cd-r/w)、数字视频光盘(dvd)、闪存和/或现在已知或以后开发的能够存储代码或数据的其他介质。本发明中描述的硬件模块或装置包括但不限于专用集成电路(asic)、现场可编程门阵列(fpga)、专用或共享处理器、和/或现在已知或以后开发的硬件模块或装置。
26.i/o接口130被配置为从例如由电路设计者和/或布局设计者操作的各种控制器件接收输入或命令。因此，设计系统100可用由i/o接口130接收的输入或命令来控制。在一些实施例中，i/o接口130可通信耦合至一个或多个外围器件142、144、146，这些外围器件可以是存储器件、服务器、被配置为显示程序代码执行的状态的显示器(例如，阴极射线管(crt)、液晶显示器(lcd)、触摸屏等)、或用于将信息和命令传达至处理单元110的输入器件(例如，键盘、小键盘、鼠标、轨迹球、触控板、触摸屏、光标方向键或其组合)。设计系统100还可通过网络148(诸如本地网络、互联网服务提供商、互联网或其任何组合)向外围器件或其他终端器件传输数据或与其通信。
27.图2是示出根据本发明的某些实施例的简化ic设计过程200的流程图。如图2所示，在寄存器传输级(rtl)设计阶段210，诸如期望功能、通信和其他要求等系统规范被转换为rtl设计。rtl设计可以是一种设计抽象，它根据硬件寄存器之间的数字信号(数据)流以及对这些信号执行的逻辑操作来对同步数字电路进行建模。rtl设计可以诸如vhdl或verilog等编程语言的形式提供，并通常描述数字电路的行为以及与输入与输出的互连。可为片上系统(soc)、soc的块、单元和/或元件、分层设计的一个或多个子块、单元或元件提供rtl设计。
28.在逻辑设计阶段220，rtl设计被转换成产生连接逻辑电路的网表的逻辑设计。逻辑设计可采用典型逻辑元件，诸如and、or、xor、nand和nor元件以及展示来自一个或多个库的期望功能性的单元。在一些实例中，可利用一个或多个知识产权(ip)核并将其嵌入到soc中。因此，可生成描述结合设计涉及的电路的各种电子元件的连接性的网表。例如，网表可包括电路中的电子元件的列表和它们连接至的节点的列表。在一些实施例中，设计约束和rtl设计被发送到用于逻辑综合的合成器以生成布局前门级网表。然后，可将布局前门级网
表集成到系统门级仿真的验证环境中。经过仿真和验证，逻辑设计完成。
29.在布局设计阶段230，门级网表被转换为物理几何表示。例如，布局设计阶段230可包括布局规划，它是基于设计约束跨区域放置各种块、单元和/或元件以及输入/输出焊盘的过程。此类资源可布置在器件的一个或多个层上。放置障碍可能会在平面规划阶段产生，从而导致布线障碍用作标准单元放置的指导方针。作为一个实例，soc设计可划分成一个或多个功能块或分区。然后，放置与布线(p&r)工具可执行每个块内的物理元件的放置以及仿真块或外部ip核的集成，并运行布线以将元件连接在一起。因此，创建初始集成电路布局。
30.在设计后测试和优化阶段240，执行步骤242、244、246和248。具体地，可执行设计规则检查(drc)和布局对照原理图(lvs)步骤242以检查所创建的布局是否符合设计规则并验证所创建的布局是否等同于期望的设计原理图。然后，可执行电阻和电容提取(rc提取)步骤244以“提取”布局的电特性。从集成电路布局中提取的常见电气特性包括电子器件中的电容和电阻以及电连接上述器件的各种互连件(通常也称为“网络”)。此步骤也可被称为“寄生提取”，因为这些电容和电阻值通常是用于制造ic的器件配置和材料的底层器件物理特性，而不是由ic设计者放置就位的。
31.然后，可对设计出的ic执行布局后门级仿真步骤246，以确保设计符合ic中的寄生电容和电阻的规格。如果寄生电容和电阻导致不良性能(步骤248的否)，则可通过重复逻辑设计阶段220、布局设计阶段230和设计后测试和优化阶段240来通过一个或多个设计优化循环改变集成电路布局，直至仿真结果满足设计规约(步骤248的是)为止。
32.图3是半导体布局300的示意图，它用于解释根据本发明的某些实施例的示例性寄生电容提取过程。如图3所示，在一些实施例中，半导体布局300包括信号焊盘310、320、330和340以及网状网络350。例如，信号焊盘310可包括耦合至第一电源的vdd网络，该第一电源被配置为提供通常为正电源电压(例如，vdd)的第一电源电压。信号焊盘320可包括耦合至第二电源的vss网络，该第二电源被配置为提供通常为负电源电压或地(例如，vss)的第二电源电压。信号焊盘330可包括用于en信号的使能网络，并且信号焊盘340可以是用于输出信号的输出网络。在一些实施例中，网状网络350可以是配电网络(pdn)网状网络，其中，伪器件和一个或多个电路耦合在信号焊盘310、320、330和340之间。例如，网状网络350可包括目标电路(例如功能电路360)，诸如101级环形振荡器、sram位单元(bc)阵列等。
33.当对半导体布局300执行rc提取时，设计系统100可运行程序以识别半导体布局300中的一个或多个电气元件的一个或多个图案(例如，“原始图案”)并从所识别的图案提取寄生参数。在这些寄生参数中，寄生电容影响时间延迟、功耗和信号完整性。在设计系统100上运行的eda工具可提供各种电容提取工具，以根据寄生参数来预测功率、性能和面积(ppa)估计值，以便代工厂可在高级节点中改进设计以满足代工厂和客户定义的ppa目标。例如，电容提取工具可包括应用2维(2d)rc提取方法、2.5维(2.5-d)rc提取方法、3维(3d)rc提取方法或任何其他适当的rc提取方法。
34.通常，2.5-drc提取方法比2维(2d)rc提取方法更准确，但不如3drc提取方法准确。另一方面，由于估计和计算的复杂性，2.5-drc提取方法与2drc提取方法相比需要更多的提取时间，而与3drc提取方法相比需要更少的提取时间。
35.在本发明的一些实施例中，eda工具可对半导体布局300中的不同区中的电容提取应用不同精度。参考图4，图4是划分成区410和420的半导体布局300的示意图，用于解释根
据本发明的一些实施例的寄生电容提取过程。在一些实施例中，区410和420中的至少一个可以是在半导体布局300的厚度方向(z方向)上具有z边界的3d区。区410和420在x-y平面中也具有边界，例如x方向上的x边界和y方向上的y边界。边界可由用户指定和/或由设计系统100自动生成。在一些实施例中，区410不一定是如图4所示的矩形。
36.在一些实施例中，用户指定半导体布局300中的x和y边界。用户还可通过识别要包括在区410中的层数来指定z边界。在一些实施例中，z边界包括半导体布局300的所有层，而在一些其他实施例中，z边界包括半导体布局300的一些但不是所有层。
37.更准确的rc提取结果可减少仿真与硅测量之间的差距，并帮助ic设计者优化半导体布局，但它需要更多的计算资源，也很耗时。在实际时间和/或计算资源限制下，设计系统100将难以在rc提取期间实现所有元件的高精度和高效率。用户或设计系统100必须基于若干因素(诸如电路的复杂性)来选择逐个定优先级，以优化整体rc提取精度和效率。在一些实施例中，设计系统100可执行程序以将区410自动识别为rc提取精度优于效率的区，并自动识别区410的边界。例如，lvs提取工具可用于识别半导体布局300中的各种电路或电气元件，例如晶体管、导体等。在一些实施例中，设计系统100可为具有复杂3d结构的晶体管分配更高的精度设置，并为导体分配更低的精度设置。因此，lvs提取工具自动识别这些电气元件的位置。然后，rc提取工具可基于电气元件的位置信息来从预定义规则自动生成区410的边界。在一些实施例中，在rc提取工具中预设经受更高精度设置的半导体布局300的电子元件或电路的类型。
38.在一些实施例中，区410可部分地由用户定义的设置并部分地由设计系统100识别。例如，用户可识别z边界，并且设计系统100可自动识别区410的x边界和y边界。在另一实例中，用户可指定一个区域(在x、y和z方向中的任何一个或多个方向上)，其中rc提取精度优于效率，并且设计系统100可从用户指定的区域自动识别一个或多个区410。
39.如图4所示，区420可以是包括信号焊盘310、320、330和340的区域，而区410可以是包括一个或多个功能电路360(例如，101级环形振荡器、srambc阵列等)的区域。在某些实施例中，功能电路360可以是优选较高rc提取精度的关键电路。为了在给定计算资源或时间限制的情况下为区410和420提供整体最佳提取精度，设计系统100可自动选择运行程序以在区410和420中应用不同的配置以提供不同的电容提取精度，无需花费大量机器资源或大量电容提取周转时间。例如，在一些实施例中，设计系统100可以第一分辨率(例如，具有约0.3％容限的精度)对区410执行第一电容提取，并以低于第一分辨率的第二分辨率(例如，具有约3％容限的精度)对区420执行第二电容提取。因此，具有高时间和资源需求的相对高的精度设置可应用于半导体布局300的关键功能电路(例如，电路360)，而具有低时间和资源需求的相对低的精度设置可应用于提取区420之外的寄生参数，其中，速度和效率优于精度，以减少用于电容提取的总时间和计算资源。因此，在一些实施例中，可在没有网格和并行仿真方法中期望的拼接过程的情况下完成用于整体布局设计的电容提取，并且可避免由拼接过程引发的问题或风险。因此，可获得快速准确的寄生参数提取结果。
40.例如，在一些实施例中，当应用3d电容确定过程时，设计系统100可将不同的步长参数应用于区410和420。换句话说，设计系统100可基于第一步长参数来应用3d电容确定过程以生成包括与区420相关联的一个或多个电容结果的第一网表，同时基于大于第一步长参数的第二步长参数来应用3d电容确定过程以生成包括与一个或多个第二区相关联的一
个或多个电容结果的第二网表。
41.在一些实施例中，与不同精度设置相关联的第一步长参数或第二步长参数可被预设并预存储在设计系统100中的数据库中。在一些实施例中，ic设计者还可通过设计系统100的i/o接口130来为第一电容提取或第二电容提取手动配置一个或多个步长参数。在一些实施例中，设计系统100还可运行程序以通过人工智能(ai)或机器学习(ml)模型确定用于第一电容提取或第二电容提取的一个或多个步长参数。
42.图5a和图5b是示出根据本发明的一些实施例的应用不同步长参数的3d电容确定过程的示意图。如图5a和图5b所示，布局500a和500b都包括结构a和b，它们分别被划分成部分a1和a2以及b1和b2。
43.3d场解算器(3dfs)是用于执行3d场解算仿真的3drc提取工具。仿真使用麦克斯韦方程来计算电磁场，并使用电磁场来计算对应的电气参数，诸如寄生电容、电阻和/或电感。在一些实施例中，随机游走技术可应用于3d场解算器以解算3d中的方程，并可用于以高精度计算布局中的任何互连对之间的电容。通过应用随机游走方法来提取布局寄生电容，3d场解算器允许用户指定精度界限并以用户指定的精度计算结果。例如，不同的精度设置可能与不同的步长参数(例如，随机游走的最大步长)相关联。
44.例如，图5a和图5b所示的部分a1与b2之间的电容值c
a1b2
可使用以下等式来计算并获得：
45.c
a1b2
＝qa/vb46.qa＝∫∫εe(rk)dsk47.e(rk)＝∫∫ge(r
k-r
k-1
)v(rk)dsk48.v(rk)＝∫∫gv(r
k+1-rk)v
k+1
ds
k+1
，
49.其中，vb表示给定的边界条件，qa表示包括一系列随机步骤的随机游走要计算的电荷，rk表示随机游走的第k步长，sk表示相关联矩形的面积(例如，高斯积分面)用随机游走的第k个随机步长，ge和gv表示格林函数，并且ε表示部分a1与b2之间的介电参数。
50.如图5a所示，当基于相对较小的步长参数(例如，在图4的区410中)执行3d电容确定过程时，随机游走的步数更大并导致更高的解析度。另一方面，如图5b所示，当基于相对较大的步长参数(例如，在图4的区420中)执行3d电容确定过程时，随机游走中步长的随机选择是“展开”，例如，扩展到具有更大可能值的范围，并导致更少的步骤和更低的分辨率，从而加速提取。
51.参考图6，图6是划分成区610和620的半导体布局600的示意图，用于解释根据本发明的一些实施例的示例性寄生电容提取过程。如图6所示，半导体布局600包括结构a、b、d、e和f，其中，结构a、b分别被划分成部分a1和a2以及b1和b2。
52.如图6所示，在一些实施例中，设计系统100可对区610和620应用不同类型的电容确定过程以快速获得准确的寄生参数提取结果。换句话说，设计系统100可执行结合两个或更多个不同电容提取工具或工艺的“混合”提取。例如，设计系统100可基于选定步长参数来应用3d电容确定过程以生成包括与区610相关联的一个或多个电容结果的第一网表，同时应用2.5-d电容确定过程以生成包括与区620相关联的一个或多个电容结果的第二网表。作为另一个实例，设计系统100可选择3d、2.5-d、2d或1d电容确定过程中的任何两个以分别应用于区610和620。可使用不同类型的电容确定过程的其他组合和排列。
53.在一些实施例中，在区610之外的区域中，可通过基于规则的电容提取器执行2.5-d电容确定过程以快速有效地计算电容值。例如，电容值c
bd
、c
de
、c
ef
可基于对应的单位电容值和结构d、e、f的长度值分别计算。单位电容值可取决于不同的金属宽度值和空间组合，并由2.5-d电容提取器基于预定义规则获得。例如，结构b与d之间的电容值c
bd
，如图6所示，可使用以下等式计算并获得：
54.c
bd
＝unitcap1
×
l1，
55.其中，unitcap1表示基于结构d的金属宽度w1和结构b与d之间的空间组合s1获得的对应单位电容值，l1表示结构d的长度。类似地，分别位于结构d与结构e之间以及结构e与f之间的电容值c
de
和c
ef
可使用类似的方程计算并获得：
56.c
de＝
unitcap2
×
l2
57.c
ef
＝unitcap3
×
l3，
58.其中，unitcap2计算和获得表示基于结构e的金属宽度w2和结构d与之间的空间组合s2获得的对应单位电容值，unitcap3表示基于结构f的金属宽度w3和结构e与f之间的空间组合s3获得的对应单位电容值，l2表示结构e的长度，并且l3表示结构f的长度。
59.另一方面，在区610内的区域中，可基于选定步长参数来执行如本文所述的3d电容确定过程。
60.参考图7，图7是划分成区710和720的半导体布局700的示意图，用于解释根据本发明的一些实施例的示例性寄生电容提取过程。如图7所示，在一些实施例中，网可跨越具有高精度设置的区710和具有低精度设置的区720。换句话说，一个或多个电气元件(例如，结构a和b)可部分地位于区710之内(例如，结构a的部分a1和结构b的部分b1)并部分地位于区710之外，并位于区内720(例如，结构a的部分a2和结构b的部分b2)。如图7所示，区710的x和y边界可由最小x坐标x
min
、最小y坐标y
min
、最大x坐标x
max
和最大y坐标y
max
限定。
61.在一些实施例中，设计系统100可为均位于区710之内的部分a1与部分b1之间的寄生电容应用第一精度设置(例如，高精度设置)，并为部分a1与部分b2之间、部分a2与部分b1之间以及部分a2与部分b2之间的寄生电容应用第二精度设置(例如，低精度设置)，该等部分中的至少一个位于区720之内。
62.例如，如果将3d电容提取器应用于区710和720，则设计系统100可运行程序以基于第一步长参数c
a1b1
来计算与区710之内的部分a1和部分b1相关联的第一电容参数。此外，设计系统100可运行程序以基于不同于第一步长的第二步长来计算与区720内的部分a2和部分b2相关联的第二电容参数c
a2b2
、与部分a1和部分b2相关联的第三电容参数c
a1b2
以及与部分a2和部分b1相关联的第四电容参数c
a2b1
。
63.然后，3d电容提取器可基于第一电容参数c
a1b1
、第二电容参数c
a2b2
、第三电容参数c
a1b2
和第四电容参数c
a2b1
来通过以下等式计算与结构a和结构b相关联的总电容值c
ab
：
64.c
ab
＝c
a1b1
+c
a1b2
+c
a2b1
+c
a2b2
65.参考图8，图8是半导体布局800的示意图，用于解释根据本发明的一些实施例的示例性寄生电容提取过程。类似于图3的半导体布局300，图8的半导体布局800也包括信号焊盘310、320、330和340，以及网状网络350。如图8所示，包括vdd网络的信号焊盘310被配置为接收电压信号s
v1
、s
v2
至s
vn
，并且包括使能网络的信号焊盘330被配置为接收使能信号s
e1
、s
e2
至s
en
。在一些实施例中，不同的精度设置可应用于对应于由用户或由设计系统100识别
或选择的不同信号的不同区或区域。例如，用户可预定义半导体布局800的特定信号。因此，当执行电容提取时，设计系统100可确定与半导体布局800的一个或多个信号相关联的对应精度配置，然后基于精度配置来应用电容确定过程以计算在与信号相关的至少两个分量之间的电容值。
66.通过上述各种方法，可获得使用不同精度设置的电容提取结果。应当注意，尽管在图4、图6或图7的示例性实施例中确定与高精度配置相关联的一个目标区(例如，区410、610或710)，但本发明不限于此。在一些实施例中，设计系统100可识别布局中的两个或更多个目标区，并且在执行电容提取时对这些目标区应用相同的高精度设置。在一些其他实施例中，设计系统100可在执行电容提取时为不同的目标区应用不同的高精度设置。布局中目标区之外的区域可被识别为与在目标区中应用的高精度设置相比具有相对低精度但电容提取效率高的设置对应的外围区。
67.在一些实施例中，当执行电容提取时，设计系统100可结合以上在图4至图8中描述的不同方法。例如，设计系统100可在具有不同精度设置的一些识别区中应用3d电容确定过程并且在布局中的剩余区域中应用2.5-d电容确定过程。在一些实施例中，设计系统100可应用对应于由用户识别的一个或多个矩形区的精度设置，并还应用对应于与一个或多个识别或选择的信号对应的元件或结构的精度设置。在一些实施例中，设计系统100可应用具有对应于与一个或多个识别或选定信号对应的元件或结构的精度设置的3d电容确定过程，并将2.5-d电容确定过程应用于布局中的剩余的元件或结构。这些是图4至图8中描述的方法的可能组合的实例，并且不限制本发明。
68.在电容提取之后，设计系统100可基于电容提取的结果(例如，目标区内的第一电容提取和目标区之外的第二电容提取)来构建用于半导体布局的网表。具体地，在一些实施例中，设计系统100可记录多个电容分量(例如，图6中的电容值c
ab
、c
bd
、c
de
、和c
ef
)以及与网表中的电容分量相关联的对应精度参数。例如，结构a与b之间的电容值c
ab
可与相关的高分辨率相关联(例如，具有约0.3％容限的精度)，而位于结构b与结构d之间、结构d与e之间以及结构e与f之间的电容值c
bd
、c
de
和c
ef
可与相关的低分辨率(例如，具有约3％容限的精度)相关联。此外，在一些实施例中，设计系统100可进一步记录指定x、y和/或z边界的坐标以在构建的网表的标头中标识高分辨率区(例如，分别在图4、图6和图7中的区410、610和710)。例如，标头中记录的坐标可包括最小x坐标x
min
、最小y坐标y
min
、最大x坐标x
max
和最大y坐标y
max
，它们是定义高分辨率区的x和y边界的坐标。
69.基于构建的网表，设计系统100可执行布局后门级仿真并检查设计是否满足ic中的寄生电容和电阻的期望规格。可重复上述工艺，直到满足设计规约。
70.参考图9。图9是示出根据本发明的一些实施例的用于电容提取的方法900的流程图。为了更好地理解本发明，方法900结合图1所示的设计系统100和图2至图8所示的实施例来加以讨论，但不限于此。在一些实施例中，通过在图1中的设计系统100上运行的各种电路仿真工具和/或电子设计自动化(eda)工具来描述方法900。如图9所示，在一些实施例中，方法900包括操作910、920、930、940、950和960。
71.在操作910处，设计系统100接收半导体布局(例如，图4中的半导体布局300)。在操作920处，设计系统100识别半导体布局内的多个区(例如，图4中的区410和420)。在一些实施例中，响应于用户的输入来识别区。在一些其他实施例中，区可部分地或完全地由设计系
统100自动确定。
72.在操作930处，设计系统100通过一个或多个电容器提取器基于不同区中的不同精度来执行电容提取。例如，一个或多个电容提取器可对一个或多个第一区执行第一电容提取，对一个或多个第二区执行第二电容提取，其中，第二电容提取的分辨率小于第一电容提取的分辨率。
73.在操作940处，设计系统100基于电容提取的结果来构建半导体布局的网表。图10是根据本发明的一些实施例在电容提取之后构建的示例性网表1000。如图10所示，设计系统100可在网表1000中记录与电容元件(例如，在图10中的区域1012、1022中)相关联的对应精度参数(例如，在图10中的区域1010、1020中)。设计系统100还可记录坐标(例如，在图10中的区域1030中)，以在网表1000的标头部分1040中识别具有高分辨率或低分辨率的区。图10所示的网表1000是帮助理解本发明的简化实例，并不旨在限制本发明。
74.在操作950处，设计系统100基于构建的网表(例如，图10中的网表1000)来修改半导体布局。在一些实施例中，设计系统100可重复操作910至950，并执行验证工艺。如上文结合图2所解释，设计系统100可执行布局后门级仿真以确保修改的半导体布局设计满足ic中的寄生电容和电阻的规格，直至仿真结果满足获得了用于ic制造的设计规约和优化的半导体布局为止。
75.在操作960处，在完成设计布局之后，可基于修改的半导体布局来制造集成电路。例如，在ic制造工艺中，电子束(e-beam)光刻可用于将包括半导体布局元件的ic图案转印至涂覆在半导体衬底上的电子束敏感抗蚀剂层。在一些实施例中，可生成用于掩模制作或电子束写入的修改的ic图案的流片。流片表示可用于掩模制作或电子束写入格式的ic图案。可基于在操作950处生成的修改的半导体布局来形成流片。
76.在一些实施例中，ic制造工艺可基于流片进行制造掩模或掩模组的操作。掩模用于光刻工艺以将部件转移至半导体衬底。例如，基于修改的半导体布局，可使用电子束或多个电子束的机制来在掩模(光掩模或中间掩模)上形成图案。可使用各种合适的技术来形成掩模。例如，掩模可以是透射掩模或反射掩模，诸如极紫外掩模(euv)掩模，但本发明不限于此。
77.以上图示包括示例性操作，但这些操作不一定按所示顺序执行。在不脱离本发明的精神和范围的情况下，可适当地添加、替换、改变顺序和/或消除操作。
78.通过在布局中的不同区应用不同的提取精度以进行电容提取，设计系统上运行的eda工具可在电容提取所需的精度、处理时间与计算资源之间实现理想平衡，从而提高容量和性能，而eda工具处理复杂的设计，诸如具有101级环形振荡器的ic布局、sram位单元阵列等。
79.在一些实施例中，公开了一种用于电容提取的方法，包括：对半导体布局的一个或多个第一区执行第一电容提取；对半导体布局的一个或多个第二区执行第二电容提取，第二电容提取的分辨率小于第一电容提取的分辨率；基于第一电容提取和第二电容提取的结果来为半导体布局构建网表；以及基于网表来修改半导体布局，修改的半导体布局用于制造集成电路。
80.在上述方法中，执行第一电容提取包括：基于第一步长参数来应用三维(3d)电容确定过程，以生成包括与一个或多个第一区相关联的一个或多个电容结果的第一网表。
81.在上述方法中，执行第二电容提取包括：基于大于第一步长参数的第二步长参数来应用3d电容确定过程，以生成包括与一个或多个第二区相关联的一个或多个电容结果的第二网表。
82.在上述方法中，执行第二电容提取包括：应用2.5维(2.5-d)电容确定过程，以生成包括与一个或多个第二区相关联的一个或多个电容结果的第二网表。
83.在上述方法中，还包括：将包括半导体布局中的功能电路的区域识别为一个或多个第一区。
84.在上述方法中，还包括：通过人工智能或机器学习模型确定用于第一电容提取或第二电容提取的一个或多个步长参数。
85.在上述方法中，还包括：基于第一步长参数来计算与第一结构的第一部分和第二结构的第一部分相关联的第一电容参数，第一结构的第一部分和第二结构的第一部分位于一个或多个第一区内；以及基于不同于第一步长参数的第二步长参数来计算与第一结构的第二部分和第二结构的第二部分相关联的第二电容参数，第一结构的第二部分和第二结构的第二部分位于一个或多个第二区内。
86.在上述方法中，还包括：基于第二步长参数来计算与第一结构的第一部分和第二结构的第二部分相关联的第三电容参数；基于第二步长参数来计算与第一结构的第二部分和第二结构的第一部分相关联的第四电容参数；以及基于第一电容参数、第二电容参数、第三电容参数和第四电容参数来计算与第一结构和第二结构相关联的电容值。
87.在上述方法中，还包括：在网表中记录与半导体布局中的多个电容元件相关联的对应精度参数。
88.在上述方法中，还包括：在网表的标头中记录标识一个或多个第一区的坐标。
89.在上述方法中，还包括：确定与半导体布局的信号相关联的精度配置；以及基于精度配置来应用电容确定过程以计算与信号相关联的至少两个元件之间的电容值。
90.在一些实施例中，还公开了一种系统，包括：处理单元；以及一个或多个存储器单元，存储用于一个或多个程序的指令，一个或多个程序可由处理单元执行以执行操作。操作包括：接收半导体布局；标识半导体布局内的多个区；基于多个区上的不同精度来执行电容提取；基于电容提取的结果来为半导体布局构建网表；以及基于网表来修改半导体布局，修改的半导体布局用于制造集成电路。
91.在上述系统中，操作还包括：基于第一步长参数来应用三维电容确定过程，以计算多个区中的一个或多个第一区内的至少两个元件之间的电容值。
92.在上述系统中，操作还包括：基于大于第一步长参数的第二步长参数来应用三维电容确定过程，以计算与一个或多个第一区不同的一个或多个第二区内的至少两个元件之间的电容值。
93.在上述系统中，操作还包括：应用2.5维电容确定过程，以计算与一个或多个第一区不同的一个或多个第二区内的至少两个元件之间的电容值。
94.在上述系统中，操作还包括：确定与信号相关联的精度配置；以及基于精度配置来应用电容确定过程以计算与信号相关联的至少两个元件之间的电容值。
95.在一些实施例中，还公开了一种非暂时性计算机可读存储介质。非暂时性计算机可读存储介质存储指令集，指令集可由器件的一个或多个处理器执行以使器件执行方法。
方法包括：对半导体布局的一个或多个第一区执行具有第一精度的第一电容提取；对一个或多个第一区之外的一个或多个第二区执行具有不同于第一精度的第二精度的第二电容提取；基于第一电容提取和第二电容提取的结果来为半导体布局构建网表；以及基于网表来修改半导体布局，修改的半导体布局用于制造集成电路。
96.在上述非暂时性计算机可读存储介质中，执行第一电容提取包括：基于第一步长参数来应用三维电容确定过程，以计算一个或多个第一区内的至少两个元件之间的电容值。
97.在上述非暂时性计算机可读存储介质中，执行第二电容提取包括：应用2.5维电容确定过程，以计算一个或多个第二区内的至少两个元件之间的电容值。
98.在上述非暂时性计算机可读存储介质中，方法还包括：确定与信号相关联的精度配置；以及基于精度配置来应用电容确定过程以计算与信号相关联的至少两个元件之间的电容值。
99.前述内容概述了若干实施例的特征，以使得本领域技术人员可更好地理解本发明的各方面。本领域技术人员应该理解，他们可容易地使用本发明作为基础来设计或修改用于实施与本文所介绍的实施例相同目的和/或实现相同优势的其他工艺和结构。本领域技术人员还应该认识到，这样的等同构造不脱离本发明的精神和范围，并且在不脱离本发明的精神和范围的情况下，它们可在这里进行各种改变、替换和变更。