技术特征：
1.一种用于管芯间通信的多管芯系统，包括：第一管芯，所述第一管芯包括核心电路和外围电路，其中，所述核心电路的一部分和所述外围电路的一部分是能够重新配置的；第二管芯；以及多通道链路，所述多通道链路被配置为提供在所述第一管芯与所述第二管芯之间的互连，所述多通道链路包括：多个通道，所述多个通道被配置为发送多个数据位和多个奇偶校验位，其中，所述多个通道中的一个通道是默认通道；以及多个纠错码(ecc)模块，所述ecc模块被配置为提供针对所述多个通道的错误处理，其中，所述错误处理对应于能够重新配置的奇偶校验矩阵，其中，所述多个ecc模块中的每一个对应于从对所述奇偶校验矩阵进行划分得出的多个矩阵中的相应的矩阵，其中，耦合到所述多个通道中的相应的通道的所述多个ecc模块中的每一个被配置为处理经由所述相应的通道发送的所述多个数据位的一部分，其中，所述多个ecc模块中的耦合到所述默认通道的ecc模块被配置为处理所述多个奇偶校验位。2.根据权利要求1所述的多管芯系统，其中，所述核心电路包括现场可编程门阵列(fpga)。3.根据权利要求2所述的多管芯系统，其中，所述fpga和所述多个ecc模块是能够编程的以适应所述多通道链路的不同宽度。4.根据权利要求1所述的多管芯系统，其中，所述外围电路包括存储器设备。5.根据权利要求4所述的多管芯系统，其中，所述存储器设备的分离的部分能够组合以形成宽度能够调整的数据接口。6.根据权利要求1所述的多管芯系统，其中，所述外围电路包括收发机。7.根据权利要求1所述的多管芯系统，其中，所述错误处理是使用单位纠错双位错误检测(secded)码来实现的。8.根据权利要求7所述的多管芯系统，其中，所述secded码包括hamming码或hsiao码。9.根据权利要求1所述的多管芯系统，其中，所述奇偶校验矩阵和所述多个矩阵是块矩阵。10.根据权利要求1所述的多管芯系统，其中，所述多个ecc模块包括编码器、解码器或其组合。11.根据权利要求1所述的多管芯系统，其中，响应于对所述核心电路的所述一部分、所述一个或多个外围电路的所述一部分或其组合的一个或多个改变，所述多个ecc模块为所述奇偶校验矩阵提供能够重新配置性。12.根据权利要求1所述的多管芯系统，其中，所述多通道链路包括高级接口总线(aib)链路。13.一种用于对在多管芯封装的第一管芯与第二管芯之间的多通道链路进行操作的方法，所述方法包括：基于所述多管芯封装的所述第一管芯的配置和纠错码(ecc)来生成奇偶校验矩阵，其中，所述第一管芯的所述配置是能够重新配置的，其中，所述ecc针对所述多管芯封装处理错误检测和纠正；
将所述奇偶校验矩阵划分为多个矩阵；对多个ecc模块进行编程，所述多个ecc模块分别包括与所述多个矩阵中的相应的矩阵相对应的多个逻辑电路；以及将所述多个ecc模块的输出路由到所述多通道链路的相应的通道，其中，所述多通道链路在所述多管芯封装的所述第一管芯与所述第二管芯之间发送多个数据位和多个奇偶校验位，其中，所述多个ecc模块处理所述多个数据位的相应的部分。14.根据权利要求13所述的方法，包括重新配置所述奇偶校验矩阵。15.根据权利要求13所述的方法，包括在配置或重新配置时定义默认通道。16.根据权利要求13所述的方法，其中，所述多个ecc模块中的处理由所述多通道链路的默认通道使用的数据的ecc模块处理所述多个奇偶校验位。17.根据权利要求13所述的方法，其中，对所述多个ecc模块进行编程包括禁止所述多个逻辑电路中的一个或多个逻辑电路以在逻辑0和逻辑1之间改变。18.一种包括计算机可执行指令的非暂时性计算机可读介质，所述计算机可执行指令在被执行时使处理器执行包括以下各项的操作：基于多管芯封装的第一管芯的配置和错误处理方案来生成奇偶校验矩阵，其中，所述第一管芯的所述配置是能够重新配置的；将所述奇偶校验矩阵划分为多个矩阵；对多个模块进行编程，所述多个模块分别包括与所述多个矩阵中的相应的矩阵相对应的多个逻辑电路，其中，所述多个模块被配置为基于所述错误处理方案来执行错误检测和纠正；将所述多个模块的输出路由到多通道链路的相应的通道，其中，所述多通道链路被配置为提供在所述多管芯封装的所述第一管芯与第二管芯之间的互通；将所述多通道链路中的一个通道设置为默认通道；以及使所述多通道链路在所述多管芯封装的所述第一管芯和所述第二管芯之间发送多个数据位和多个奇偶校验位，其中，所述多个模块被配置为处理经由所述相应的通道发送的所述多个数据位的一部分，其中，与所述默认通道相关联的模块被配置为处理所述多个奇偶校验位。19.根据权利要求18所述的非暂时性计算机可读介质，其中，所述指令使所述处理器执行的操作包括：重新配置所述第一管芯的可编程逻辑电路。20.根据权利要求19所述的非暂时性计算机可读介质，其中，重新配置所述第一管芯的所述可编程逻辑电路包括：调整所述多通道链路的宽度。
技术总结
提供了在集成电路器件的多通道IO链路中的模块化纠错码(ECC)方案。集成电路器件可以包括可以在制造之后被配置的核心逻辑电路。为了适应产生的变化，模块化ECC方案可以允许对奇偶校验矩阵进行划分，该奇偶校验矩阵与核心逻辑和耦合到核心逻辑的外围设备的配置相关联。奇偶校验矩阵被划分为可编程的较小的块矩阵。与块矩阵相对应的多个ECC模块用于在多通道IO链路中提供错误检测和纠正。模块化ECC方案结合可编程矩阵(可配置性)使多通道IO链路能够灵活形成不同的IO拓扑。能够灵活形成不同的IO拓扑。能够灵活形成不同的IO拓扑。
技术研发人员：H
受保护的技术使用者：英特尔公司
技术研发日：2021.11.24
技术公布日：2022/6/28