一种用于监视存储中的实时数据锁定的数据存储设备和方法与流程

一种用于监视存储中的实时数据锁定的数据存储设备和方法
1.相关申请的交叉引用
2.本技术要求于2021年1月4日提交的美国临时专利申请63/133,487号的权益，该申请据此以引用方式并入。


背景技术：

3.数据存储设备可用于存储从主机接收到的视频流。在监视环境中，视频流可以使用动态图片专家组传输流(mpeg-ts)格式存储在数据存储设备的存储器中。在存储的视频流中搜索感兴趣对象是监视系统的主要要求。通常，主机从数据存储设备检索整个存储的视频流，并执行其自己的搜索，以找到感兴趣对象。
附图说明
4.图1a是一个实施方案的数据存储设备的框图。
5.图1b是示出一个实施方案的存储模块的框图。
6.图1c是示出一个实施方案的分级存储系统的框图。
7.图2a是示出根据一个实施方案的图1a所示的数据存储设备的控制器的部件的框图。
8.图2b是示出根据一个实施方案的图1a所示的存储器数据存储设备的部件的框图。
9.图3是一个实施方案的主机和数据存储设备的框图。
10.图4是一个实施方案的主机和实时数据锁定数据存储设备的框图。
11.图5是用于实时数据锁定的一个实施方案的方法的流程图。
具体实施方式
12.概述
13.通过介绍的方式，下面的实施方案涉及一种用于监视存储中的实时数据锁定的数据存储设备和方法。在一个实施方案中，提供了一种包括存储器和控制器的数据存储设备。该控制器被配置为从主机接收感兴趣对象的图像；从主机接收视频流；以及在从主机接收视频流时，确定感兴趣对象是否存在于视频流中。
14.在一些实施方案中，控制器被进一步配置为在从主机接收视频流时实时地确定感兴趣对象是否存在于视频流中。
15.在一些实施方案中，控制器被进一步配置为通过以下方式来确定感兴趣对象是否存在于视频流中：在从主机接收到视频流时对该视频流进行解码；从所解码的视频流中提取帧内编码图片帧(i帧)；以及确定所提取的i帧与感兴趣对象的图像的匹配百分比。
16.在一些实施方案中，控制器被进一步配置为响应于匹配百分比超过阈值而确定感兴趣对象存在于视频流中。
17.在一些实施方案中，控制器被进一步配置为以与服务质量要求相关联的频率来确定匹配百分比。
18.在一些实施方案中，控制器被进一步配置为在表格中存储匹配百分比。
19.在一些实施方案中，控制器被进一步配置为：响应于确定感兴趣对象存在于视频流中，向主机提供包含感兴趣对象的视频流中的视频帧的标识符。
20.在一些实施方案中，视频帧的标识符包括在存储视频帧的存储器中的位置的逻辑块地址。
21.在一些实施方案中，视频帧的标识符包括时间标签。
22.在一些实施方案中，控制器被进一步配置为向主机提供视频帧和感兴趣对象的图像的匹配百分比。
23.在一些实施方案中，控制器被进一步配置为使用机器学习来确定感兴趣对象是否存在于视频流中。
24.在一些实施方案中，存储器包括三维存储器。
25.在另一个实施方案中，提供了一种在与数据存储设备通信的主机中执行的方法，该数据存储设备包括存储器。该方法包括向数据存储设备发送感兴趣对象的图像；向数据存储设备发送视频流；以及指示数据存储设备在视频流中找到感兴趣对象。
26.在一些实施方案中，该方法还包括从数据存储设备接收在视频流中找到感兴趣对象的指示。
27.在一些实施方案中，该方法还包括响应于接收到指示，指示视频俘获设备提高分辨率。
28.在一些实施方案中，该方法还包括响应于接收到指示，向数据存储设备发送针对包含感兴趣对象的视频流中的视频帧的请求。
29.在一些实施方案中，所述指示包括下列中的一者或多者：包含感兴趣对象的视频流的视频帧的标识符、在存储视频帧的存储器中的位置的逻辑块地址、时间标签、以及视频帧和感兴趣对象的图像的匹配百分比。
30.在一些实施方案中，该方法还包括向数据存储设备发送感兴趣对象的多个图像。
31.在一些实施方案中，该方法还包括对发送到数据存储设备的多个图像进行优先级排序。
32.在另一个实施方案中，提供了一种数据存储设备，包括存储器和用于在从主机接收视频流时实时地确定先前从主机接收的参考图像是否存在于视频流中的装置。
33.其他实施方案是可行的，并且实施方案中的每个可单独使用或组合在一起使用。因此，现在将参考附图描述各种实施方案。
34.实施方案
35.下面的实施方案涉及一种数据存储设备(dsd)。如本文所述，“数据存储设备”是指存储数据的设备。csd的示例包含(但不限于)硬盘驱动器(hdd)、固态驱动器(ssd)、磁带驱动器、混合驱动器等。下面提供了示例dsd的详细信息。
36.在图1a至图1c中示出适用于实现这些实施方案的各方面的数据存储设备。图1a是示出根据本文所述的主题的一个实施方案的数据存储设备100的框图。参考图1a，数据存储设备100包括控制器102和可由一个或多个非易失性存储器裸片104组成的非易失性存储器。如本文所述，术语裸片是指在单个半导体基板上形成的非易失性存储器单元的集合，以及用于管理那些非易失性存储器单元的物理操作的相关联的电路。控制器102与主机系统
进行交互，并且将用于读取操作、编程操作和擦除操作的命令序列传输到非易失性存储器裸片104。
37.控制器102(其可以是非易失性存储器控制器(例如，闪存、电阻随机存取存储器(reram)、相变存储器(pcm)或磁阻随机存取存储器(mram)控制器))可采用以下形式：例如，处理电路、微处理器或处理器，以及存储可由(微)处理器执行的计算机可读程序代码(例如，固件)的计算机可读介质、逻辑门、开关、专用集成电路(asic)、可编程逻辑控制器和嵌入式微控制器。控制器102可以配置有硬件和/或固件，以执行下文描述并且在流程图中示出的各种功能。另外，示出为在控制器内部的一些部件可也存储在控制器外部，并且可以使用其他部件。此外，短语“操作地与......通信”可能意味着直接或间接地(有线或无线)与一个或多个部件通信、通过一个或多个部件通信，其可在本文中示出或未示出。
38.如本文所用，非易失性存储器控制器是管理存储在非易失性存储器上的数据并且与主机诸如计算机或电子设备通信的设备。除了本文描述的特定功能外，非易失性存储器控制器可以具有各种功能。例如，非易失性存储器控制器可以对非易失性存储器进行格式化以确保存储器正在正确操作，标出坏的非易失性存储器单元，并且分配备用单元以替代将来的故障单元。备用单元中的一些部分可以用来容纳固件以操作非易失性存储器控制器并且实现其他特征。在操作中，当主机需要从非易失性存储器读取数据或向非易失性存储器写入数据时，它可与非易失性存储器控制器通信。如果主机提供要读取/写入数据的逻辑地址，那么非易失性存储器控制器可以将从主机接收的逻辑地址转换为非易失性存储器中的物理地址。(另选地，主机可提供物理地址。)非易失性存储器控制器还可执行各种存储器管理功能，诸如但不限于损耗均衡(分配写入以避免损耗否则将被重复写入的特定存储器块)和垃圾收集(在块已满之后，仅将有效的数据页面移动到新块，因此可以擦除并且重用完整块)。
39.非易失性存储器裸片104可包括任何合适的非易失性存储介质，包括电阻随机存取存储器(reram)、磁阻随机存取存储器(mram)、相变存储器(pcm)、nand闪速存储器单元和/或nor闪速存储器单元。存储器单元可以采用固态(例如，闪存)存储器单元的形式，并且可以是可一次编程、可数次编程或可多次编程的。存储器单元还可以是单级单元(slc)、多级单元(mlc)、三级单元(tlc)，或者使用现在已知或之后开发的其他存储器单元级技术。另外，存储器单元可以二维方式或三维方式制造。
40.位于控制器102和非易失性存储器裸片104之间的接口可为任何合适的闪存接口，诸如切换模式200、400或800。在一个实施方案中，数据存储设备100可为基于卡的系统，诸如安全数字卡(sd)或微型安全数字(微型sd)卡。在另选的实施方案中，数据存储设备100可为嵌入式数据存储设备的一部分。
41.虽然在图1a所示的示例中，数据存储设备100(本文有时称为存储模块)包括控制器102和非易失性存储器裸片104之间的单个信道，但是本文描述的主题不限于具有单个存储器信道。例如，在一些存储系统架构(诸如图1b和图1c中所示的架构)中，控制器和存储器设备之间根据控制器的能力可以存在2个、4个、8个或更多个存储器信道。在本文描述的任何实施方案中，即使在附图中示出单个信道，控制器和存储器裸片之间也可以存在超过一个单个信道。
42.图1b示出了包括多个非易失性数据存储设备100的存储模块200。这样，存储模块
200可包括存储控制器202，该存储控制器与主机以及包括多个数据存储设备100的数据存储设备204进行交互。存储控制器202和数据存储设备100之间的接口可以是总线接口，诸如串行高级技术附件(sata)、外围部件快速互连(pcie)接口或双倍数据率(ddr)接口。在一个实施方案中，存储模块200可以是诸如在服务器pc或便携式计算设备诸如膝上型计算机和平板电脑中存在的固态驱动器(ssd)或非易失性双列直插式存储器模块(nvdimm)。
43.图1c是示出分级存储系统的框图。分级存储系统250包括多个存储控制器202，该多个存储控制器中的每个存储控制器控制相应的数据存储设备204。主机系统252可经由总线接口存取存储系统250内的存储器。在一个实施方案中，总线接口可以是非易失性存储器快速(nvme)或以太网光纤信道(fcoe)接口。在一个实施方案中，图1c所示的系统可以是机架可安装的大容量存储系统，该机架可安装的大容量存储系统能够由多个主机计算机存取，诸如在数据中心中或在需要大容量存储的其他位置中可以找到。
44.图2a是更详细地示出控制器102的示例性部件的框图。控制器102包括与主机进行交互的前端模块108、与一个或多个非易失性存储器裸片104进行交互的后端模块110、以及执行现在将详细描述的功能的各种其他模块。模块可以采用以下形式：例如，设计用于搭配其他部件使用的封装功能硬件单元、能够由通常执行相关功能中的特定功能的(微)处理器或处理电路执行的程序代码的一部分(例如，软件或固件)，或者与更大系统进行交互的独立硬件或软件部件。此外，用于执行功能的“装置”可以用本文所述的用于控制器的至少任何结构来实现，并且可以是纯硬件或硬件与计算机可读程序代码的组合。
45.再次参考控制器102的模块，缓冲区管理/总线控制器114管理随机存取存储器(ram)116中的缓冲区，并且控制控制器102的内部总线仲裁。只读存储器(rom)118存储系统引导代码。虽然图2a所示为与控制器102分开定位，但在其他实施方案中，ram 116和rom 118中的一者或两者可以定位在控制器内。在又其他实施方案中，ram和rom的部分可位于控制器102内和控制器外部。
46.前端模块108包括提供与主机或下一级存储控制器的电接口的主机接口120和物理层接口(phy)122。可以取决于所使用的存储器的类型来选择主机接口120的类型。主机接口120的示例包括但不限于sata、sata express、串行附接小型计算机系统接口(sas)、光纤信道、通用串行总线(usb)、pcie和nvme。主机接口120通常有利于传送数据、控制信号和定时信号。
47.后端模块110包括错误校正代码(ecc)引擎124，该ecc引擎对从主机接收的数据字节进行编码，并且对从非易失性存储器读取的数据字节进行解码和错误校正。命令定序器126生成命令序列，诸如编程命令序列和擦除命令序列，以传输到非易失性存储器裸片104。raid(独立驱动器冗余阵列)模块128管理raid奇偶校验的生成和失败数据的恢复。raid奇偶校验可用作写入存储器设备104中的数据的附加级的完整性保护。在一些情况下，raid模块128可以是ecc引擎124的一部分。存储器接口130向非易失性存储器裸片104提供命令序列并从非易失性存储器裸片104接收状态信息。在一个实施方案中，存储器接口130可以是双倍数据速率(ddr)接口，诸如切换模式200、400或800接口。闪存控制层132控制后端模块110的整体操作。
48.数据存储设备100还包括其他分立部件140，诸如外部电接口、外部ram、电阻器、电容器或可与控制器102进行交互的其他部件。在另选的实施方案中，物理层接口122、raid模
块128、媒体管理层138和缓冲区管理/总线控制器114中的一者或多者是控制器102中不需要的任选的部件。
49.图2b是更详细地示出非易失性存储器裸片104的部件的框图。非易失性存储器裸片104包括外围电路141和非易失性存储器阵列142。非易失性存储器阵列142包括用于存储数据的非易失性存储器单元。非易失性存储器单元可以是任何合适的非易失性存储器单元，包括采用二维配置和/或三维配置的reram、mram、pcm、nand闪速存储器单元和/或nor闪速存储器单元。非易失性存储器裸片104还包括高速缓存数据的数据高速缓存156。外围电路141包括提供状态信息到控制器102的状态机152。
50.再次返回图2a，闪存控制层132(其在本文中将被称为闪存转换层(ftl)，或者更一般地被称为“媒体管理层”，由于存储器可以不是闪存)处理闪存错误并与主机进行交互。具体地讲，ftl(其可以是固件中的算法)负责存储器管理的内部并将来自主机的写入转换为到存储器104的写入。ftl可能是需要的，因为存储器104可能具有有限的耐久性，可能仅写入多个页面，和/或可能不写入(除非其作为块被擦除)。ftl理解存储器104的这些潜在限制，这些限制可能对主机不可见。因此，ftl尝试将来自主机的写入转换为到存储器104中的写入。
51.ftl可包括逻辑到物理地址(l2p)映射以及分配的高速缓存存储器。这样，ftl将来自主机的逻辑块地址(“lba”)转换为存储器104中的物理地址。ftl可包括其他特征，诸如但不限于断电恢复(使得ftl的数据结构可在突然电力损失的情况下恢复)和损耗均衡(使得跨存储器块的损耗均匀，以防止某些块过度损耗，该过度损耗将导致更大机会出现故障)。
52.再次回到附图，图3是一个实施方案的主机300和数据存储设备100的框图。主机300可采用任何合适的形式，包括但不限于计算机、移动电话、平板电脑、可穿戴设备、数字视频记录器、监视系统等。在该实施方案中，主机300(此处，计算设备)包括处理器330和存储器340。在一个实施方案中，存储在主机存储器340中的计算机可读程序代码将主机处理器330配置为执行本文所描述的动作。因此，由主机300执行的动作在本文中有时被称为由在主机300上运行的应用(计算机可读程序代码)执行。
53.如上所述，数据存储设备可用于存储从主机接收到的视频流。在监视环境中，视频流可以使用动态图片专家组传输流(mpeg-ts)格式(尽管可以使用其他格式)存储在数据存储设备的存储器中。一般来讲，对于视频压缩，不同的视频帧使用不同的压缩算法来压缩。不同的视频帧可分类为不同的图片类型或帧类型。主要图像类型中的三者为帧内编码图片帧(i帧)、预测图片帧(p帧)和双向预测图片帧(b帧)。i帧是最不可压缩的，但由于i帧可在不参考其他视频帧的情况下被解码，因此i帧是独立的。i帧可以是完整图像，诸如联合图像专家组(jpeg)图像文件。相比之下，预测图片帧(p帧)(或增量帧)包含来自前一帧的图像变化，并且需要参考其他视频帧来解压缩。然而，相比i帧，p帧更可压缩。双向预测图片帧(b帧)包含当前帧与前一帧和后一帧两者之间的差异。因此，b帧提供最高量的数据压缩。
54.此外，瞬时解码器刷新(idr)帧是一组i帧切片。对于idr帧，将参考缓冲器中的所有图片标记为用于参考，在不参考在idr帧之前解码的任何帧的情况下，可以对所有后续发射的切片进行解码。在idr帧之后没有帧可以参考该帧之前的任何帧。idr帧用于在快进时避免视频中的任何失真。idr帧对于与来自主机的参考图像进行比较特别有用，因为idr帧是与图像同等的可独立解码的帧。简言之，搜索算法仅必须计算出参考图像中的对象是否
与另一图像中的对象相同或相关，并且如果相同或相关，则计算出相似性的程度。
55.在存储的视频流中搜索感兴趣对象是监视系统的主要要求。如本文所述，术语“对象”将用于指主机正在视频中搜索的人或事物。通常，主机从数据存储设备检索整个存储的视频流，并执行其自己的搜索，以找到感兴趣对象。即，如果主机确定针对感兴趣对象分析视频流，则主机离线检索视频流。该决定主要由主机驱动，会消耗主机带宽的很大一部分，并且会导致不必要的数据传输。
56.下面的实施方案(其在本文中有时称为实时数据锁定机制)认识到，管理数据以进行回顾性分析的数据存储设备可能不如可以实时提供数据和支持决策的事件驱动数据存储设备那么令人满意。当数据存储设备在长期存储在数据存储设备的存储器中之前知道要分析什么以及何时分析时，实时决策是最可能的。
57.图4是将用于说明实施方案的一个示例实现方式的框图，其中，在视频流中对感兴趣对象的搜索从主机300卸载到数据存储设备100，并且在数据存储设备100正在从主机300接收视频流时完成。应当注意，图4示出了一个示例实现方式并且可使用其他实现方式。此外，虽然为了说明的目的在该示例中提供了某些详细信息，但是这些详细信息不应被读入权利要求中，除非在权利要求中明确记载。
58.如图4所示，在该实施方案中，主机300在向数据存储设备100发送视频流之前向数据存储设备100发送感兴趣对象的图像(动作1和动作2)。数据存储设备100将该图像用作用于搜索的参考图像，并且可以将参考图像存储在数据存储设备100中的易失性或非易失性存储器中。应当注意，虽然将根据一个感兴趣对象来解释该示例，但是主机300可以向数据存储设备100提供可以由主机300进行优先级排序的感兴趣对象的多个图像。
59.当数据存储设备100从主机300接收视频流，以存储在其存储器104中时，控制器102(例如，控制器102中的实时数据锁定模块410)在从主机300接收视频流时确定感兴趣对象是否存在于视频流中。这可以实时或延迟完成。此外，在一些情况下，部分实时地进行匹配，将匹配记录在存储器104中，并且非实时地更确信地进行剩余匹配。无论哪种方式，在整个视频流存储在存储器104中之前进行确定。例如，当数据存储设备100从主机300接收视频流时，控制器102可以对视频流进行解码并且从所解码的视频流中提取帧内编码图片帧(i帧)(动作3)。然后，控制器102可以确定所提取的i帧与感兴趣对象的图像的匹配百分比(动作4)。可以任何合适的方式进行图案匹配过程。在一个实施方案中，控制器102使用人工智能或机器学习来将主机提供的图像与不同视频帧中的对象进行匹配。可用于执行搜索的图像识别技术的示例包括例如美国专利7,847,820号和美国专利申请公开us2006/0190419号中的那些技术，该美国专利和美国专利申请公开据此以引用方式并入。
60.使用该实施方案，控制器102可以确定感兴趣对象存在于视频流中的一个或多个视频帧中。控制器102可以通过任何合适的方式保存匹配视频帧的记录。例如，在一个实施方案中，控制器102可创建并维护详述匹配百分比以及其他信息的表，其他信息例如但不限于包含感兴趣对象的视频流的视频帧的标识符、在存储视频帧的存储器104中的位置的逻辑块地址、以及时间标签(动作5)。对视频流中的一些(如果不是全部的话)视频帧执行该过程。
61.此外，可以按照预定或可变频率(例如，以与服务质量要求相关联的频率)来进行匹配百分比的确定。例如，假设具有一秒的图片组(gop)和一个gop中的一个i帧，数据存储
设备100具有一秒来实时地执行与i帧的所有数据匹配(具有可用的参考)。因此，如果控制器102确定不能在该时间内完成所有匹配，则可考虑较低频率，例如，每两秒执行匹配(例如，跳过交替的i帧)。这将是监视存储中的服务质量与实时设计考虑的一个示例。
62.如果匹配百分比超过阈值，则控制器102可以确定感兴趣对象在视频流中的给定视频帧中，并且可以向主机300提供匹配的指示(动作6)。例如，存储在匹配表中的一个或多个项目可以在匹配时发送到主机300，以指示数据存储设备100在视频流中找到感兴趣对象。
63.主机300可以基于来自数据存储设备100的匹配指示来采取动作。例如，在接收到指示时，主机300可以指示连接到主机300的视频俘获设备提高分辨率，或者可以请求包含感兴趣对象的视频帧甚至可能是周围的视频帧。当然，这些仅仅是示例，并且可以发生其他主机动作。
64.再次回到附图，图5是用于实时数据锁定的一个实施方案的方法的流程图500。如图5所示，在将视频流写入数据存储设备100之前，主机300提供“预参考”(例如，感兴趣对象的图像)或将图像附加到数据存储设备100中的现有参考图像(动作510)。在一些情况下，主机300可以在对数据存储设备100的现有参考之上附加一组新参考。如果主机300正在提供感兴趣对象的多个图像，则主机300可以对这些对象进行优先级排序。此外，由主机300提供的数据流可由连接到主机300的一个或多个视频俘获设备(相机)俘获。
65.接下来，主机300将视频流写入数据存储设备100(动作520)。数据存储设备100然后确定感兴趣对象是否在视频流中。例如，在该实施方案中，数据存储设备100中的控制器102执行i帧提取，并且使用例如已知的机器学习技术从i帧图片中提取感兴趣对象(例如，面部)(动作530)。实时地(或接近实时地)，数据存储设备100将从流媒体获得的感兴趣对象与预先获得的参考图像的集合匹配(动作540)，并且确定是否存在匹配(动作550)
66.如果存在匹配，则数据存储设备100中的控制器102从流媒体“锁定i帧”并且在表格中创建匹配条目(动作560)。例如，这可以包括将i帧的逻辑块地址与匹配百分比相关联。然后(或者如果不存在匹配)，控制器102从下一i帧继续实时锁定操作，直到主机写入结束(动作570)。
67.如果在匹配表中存在条目(动作580)，则数据存储设备100将匹配表(或来自表格的一组条目)传递给主机300(动作590)。主机300可响应于接收到匹配表而采取任何合适的动作。例如，主机300可检索匹配百分比大于阈值的逻辑数据。
68.总之，通过这些实施方案，主机300可以预先将感兴趣对象的参考图像发送到数据存储设备100，并且数据存储设备100可以主动地在即将到来的用于存储的数据流中寻找对象匹配。数据存储设备100可以例如通过输入视频流的视频解码、提取i帧、以及使用任何合适的图案匹配算法(例如，现在已知的或以后开发的、开源的或专有的)将i帧与参考图像(以阈值频率)匹配，来执行对象匹配。当命中视频流中的参考图像的超过阈值的图案匹配时，数据存储设备100可以向主机300提供匹配的指示(例如，使用参考id、匹配百分比、逻辑块地址或时间标签)。主机300可以通过指示俘获设备/相机在一段时间内获得更高的分辨率来根据该提示采取行动。随后的高质量俘获使得能够更确信地进行图案匹配。动作序列可以基于匹配阈值而改变。
69.这些实施方案有若干优点。例如，这些实施方案可用于帮助执法机构主动地实时
跟踪感兴趣对象(例如，人或车辆)。这提供了比那些使用反向流进行回顾性分析的系统更稳健的系统，因为这些实施方案可以提供实时响应、更快的结果和最佳数据传输。
70.许多不同的替代方案可以与这些实施方案一起使用。例如，在一个替代实施方案中，主机300在向数据存储设备100发送数据之前执行实时数据锁定。在该替代实施方案中，如果存在若干参考，则主机300需要针对每一匹配高速缓存存储在数据存储设备100中的参考。
71.最后，如上所述，可以使用任何合适类型的存储器。半导体存储器设备包括易失性存储器设备，诸如动态随机存取存储器(“dram”)或静态随机存取存储器(“sram”)设备，非易失性存储器设备，诸如电阻式随机存取存储器(“reram”)、电可擦除可编程只读存储器(“eeprom”)、闪速存储器(也可以被认为是eeprom的子集)、铁电随机存取存储器(“fram”)和磁阻随机存取存储器(“mram”)，以及能够存储信息的其他半导体元件。每种类型的存储器设备可具有不同的配置。例如，闪速存储器设备可以nand配置或nor配置进行配置。
72.该存储器设备可由无源元件和/或有源元件以任何组合形成。举非限制性示例而言，无源半导体存储器元件包括reram设备元件，该无源半导体存储器元件在一些实施方案中包括电阻率切换存储元件诸如反熔丝、相变材料等，以及任选地包括导引元件诸如二极管等。进一步举非限制性示例而言，有源半导体存储器元件包括eeprom和闪速存储器设备元件，该有源半导体存储器元件在一些实施方案中包括具有电荷存储区域的元件，诸如浮栅、导电纳米粒子或电荷存储介电材料。
73.多个存储器元件可被配置为使得它们串联连接或者使得每个元件可被单独访问。举非限制性示例而言，nand配置中的闪速存储器设备(nand存储器)通常包含串联连接的存储器元件。nand存储器阵列可被配置为使得该阵列由存储器的多个串构成，其中串由共享单个位线并作为组被访问的多个存储器元件构成。另选地，可配置存储器元件，使得每个元件可被单独访问，例如nor存储器阵列。nand存储器配置和nor存储器配置为示例，并且可以其他方式配置存储器元件。
74.位于基板内和/或上方的半导体存储器元件可被布置成两个或三个维度，诸如二维存储器结构或三维存储器结构。
75.在二维存储器结构中，半导体存储器元件被布置在单个平面或单个存储器设备级中。通常，在二维存储器结构中，存储器元件被布置在平面中(例如，在x-z方向平面中)，该平面基本上平行于支撑存储器元件的基板的主表面延伸。基板可以是存储器元件的层在其之上或之中形成的晶圆，或者其可以是在存储器元件形成后附接到其的承载基板。作为非限制性示例，基板可包括半导体，诸如硅。
76.存储器元件可被布置在处于有序阵列中(诸如在多个行和/或列中)的单个存储器设备级中。然而，存储器元件可以非常规配置或非正交配置排列。存储器元件可各自具有两个或更多个电极或接触线，诸如位线和字线。
77.三维存储器阵列被布置成使得存储器元件占据多个平面或多个存储器设备级，从而形成三个维度(即，在x方向、y方向和z方向上，其中y方向基本上垂直于基板的主表面，并且x方向和z方向基本上平行于基板的主表面)的结构。
78.作为非限制性示例，三维存储器结构可被垂直地布置为多个二维存储器设备级的堆叠。作为另一个非限制性示例，三维存储器阵列可被布置为多个垂直列(例如，基本上垂
直于基板的主表面延伸的列，即，在y方向上)，其中在每一列中每一列均具有多个存储器元件。列可以二维配置例如在x-z平面中布置，从而得到存储器元件的三维布置，其中元件在多个竖直堆叠的存储器平面上。三维存储器元件的其他配置也可构成三维存储器阵列。
79.举非限制性示例而言，在三维nand存储器阵列中，存储器元件可耦接在一起以在单个水平(例如，x-z)存储器设备级内形成nand串。另选地，存储器元件可耦接在一起以形成横贯多个水平存储器设备级的垂直nand串。可设想到其他三维配置，其中一些nand串包含在单个存储器级中的存储器元件，而其他串则包含跨越多个存储器级的存储器元件。三维存储器阵列也可以nor配置以及reram配置来设计。
80.通常，在单片三维存储器阵列中，一个或多个存储器设备级在单个基板上方形成。任选地，单片三维存储器阵列还可具有至少部分地在单个基板内的一个或多个存储器层。作为非限制性示例，基板可包括半导体，诸如硅。在单片三维阵列中，构成阵列的每个存储器设备级的层通常形成在阵列的底层存储器设备级的层上。然而，单片三维存储器阵列的相邻存储器设备级的层可被共享或具有在存储器设备级之间的居间层。
81.然后，可单独形成二维阵列，并且然后封装在一起以形成具有多个存储器层的非单片存储器设备。例如，非单片的堆叠存储器可通过在单独的基板上形成存储器级并且然后将存储器级堆叠在彼此之上而构造。可在堆叠前将基板减薄或从存储器设备级移除，但由于存储器设备级在单独的基板上方初始形成，因此所得的存储器阵列不是单片三维存储器阵列。此外，多个二维存储器阵列或三维存储器阵列(单片或非单片)可在单独的芯片上形成，然后封装在一起以形成堆叠的芯片存储器设备。
82.通常需要相关联的电路来操作存储器元件并与存储器元件通信。作为非限制性示例，存储器设备可具有用于控制并驱动存储器元件以实现诸如编程和读取的功能的电路。该相关联的电路可与存储器元件位于同一基板上和/或位于单独的基板上。例如，用于存储器读取-写入操作的控制器可定位在单独的控制器芯片上和/或定位在与存储器元件相同的基板上。
83.本领域的技术人员将认识到，本发明不限于所述的二维和三维结构，但涵盖如本文所述的并且如本领域的技术人员所理解的本发明的实质和范围内的所有相关存储器结构。
84.预期将前面的详细描述理解为本发明可以采用的选定形式的说明，而不是作为本发明的定义。预期只有以下权利要求(包括所有等同物)限定要求保护的本发明的范围。最后，应当注意，本文所述的任何实施方案的任何方面均可单独使用或彼此组合使用。