通过分位数抽样对制造变异性特性进行分布估计的制作方法

本申请总体上涉及电子设计自动化，更具体地，涉及通过分位数抽样对制造变异性特性进行分布估计。

背景技术：

1、许多设计者利用标准单元库来构建针对电子器件的电路设计。这些库中的标准单元通常包括对数字电路及其各种特性的描述，例如时序信息、功率估计、功能性、操作条件等，这些特性可以使用自由格式来指定。例如，自由格式可以包括用库中的标准单元的时序信息(例如单元延迟、转换时间以及建立和保持约束等)填充的查找表。

2、由于数字电路的时序和功率特性可能在制造的电子器件中变异(通常称为片上变异(on-chip variation，ocv))，所以标准单元描述还可以包括统计变异信息，例如在自由变异格式(liberty variation format，lvf)扩展到自由格式中指定的统计变异信息，其对与片上变异相关联的制造相关变异的影响进行建模。设计者通常在统计时序分析(statistical timing analysis，sta)期间利用统计变异信息来解释制造相关变异在功能验证期间对电路设计的时序路径中的延迟的影响。

3、用于表征标准单元和生成统计变异信息的通用技术包括(例如通过蒙特卡罗抽样)识别制造相关变异的随机样本，然后将随机样本的特性单独地应用到标准单元的数字电路，并使用模拟仿真器来仿真标准单元的数字电路。为了对变异的影响有精确的估计(例如，+/-3西格玛值)，模拟仿真器必须在每次测量时执行大约10000次仿真，这对于表征标准单元库中的数百万个不同测量将是处理密集型的且不切实际的。出于这个原因，一些设计者选择执行最多1000至2000次仿真，然后外推结果。随着电子器件的尺寸变小，外推结果变得不太精确，这导致时序收敛和硅故障问题。其他设计者试图通过生成标准单元的模型(标准单元的模型可以被更快地仿真)，然后对模型而不是对标准单元进行仿真来加快表征过程。虽然这种表征方法可以减少整体仿真时间，但它仍然是处理密集型的，并且仍然将消耗数周的开发时间。

技术实现思路

1、本申请公开了一种实施设计表征工具的计算系统，该计算系统可以对针对由电路设计描述的集成电路的制造变异的值的分布进行抽样。该设计表征工具可以基于电路设计的预测输出值对样本进行排序，所述电路设计在针对制造变异的值的样本中设置有特性。计算系统可实施模拟仿真器以利用针对制造变异的值的样本的子集来仿真电路设计，以识别针对输出分布模型的仿真输出值。该设计表征工具可以基于输出分布模型中的仿真输出值来估计与电路设计的预测输出相关联的样本序列的误差。该设计表征工具可以修改输出分布模型以基于所估计的样本的排序中的误差来校正偏差，其中所修改的输出分布被用于将电路设计的操作变异表征为在值分布中描述的制造变异。下面将更详细地描述实施例。

技术特征：

1.一种方法，包括：

2.根据权利要求1所述的方法，其中，针对所述制造变异的所述值的所述样本的所述子集对应于所述排序样本的正态四分位数。

3.根据权利要求1所述的方法，其中，估计与所述电路设计的所述预测输出相关联的所述样本的所述排序中的误差还包括：

4.根据权利要求3所述的方法，其中，修改所述输出分布模型还包括：

5.根据权利要求1所述的方法，还包括：

6.根据权利要求1所述的方法，其中，所述值的分布包括在针对由所述电路设计描述的所述集成电路的制造过程期间产生参数值的概率分布。

7.根据权利要求1所述的方法，还包括：利用所述电路设计的所述操作变异的表征来执行所述电路设计的静态时序分析。

8.一种系统，包括：

9.根据权利要求8所述的系统，其中，针对所述制造变异的所述值的所述样本的所述子集对应于所述排序样本的正态四分位数。

10.根据权利要求8所述的系统，其中，响应于所述计算机可执行指令的执行，所述计算系统还被配置成通过以下步骤来估计与所述电路设计的所述预测输出相关联的所述样本的所述排序中的误差：

11.根据权利要求10所述的系统，其中，响应于所述计算机可执行指令的执行，所述计算系统还被配置成通过以下步骤来修改所述输出分布模型：

12.根据权利要求8所述的系统，其中，响应于所述计算机可执行指令的执行，所述计算系统还被配置成：

13.根据权利要求8所述的系统，其中，所述值的分布包括在针对由所述电路设计描述的所述集成电路的制造过程期间产生参数值的概率分布。

14.一种包括存储指令的至少一个计算机可读存储器设备的装置，所述指令被配置成使一个或多个处理设备执行操作，所述操作包括：

15.根据权利要求14所述的装置，其中，针对所述制造变异的所述值的所述样本的所述子集对应于所述排序样本的正态四分位数。

16.根据权利要求14所述的装置，其中，所述指令被配置成使一个或多个处理设备执行操作，所述操作还包括通过以下步骤来估计与所述电路设计的所述预测输出相关联的所述样本的所述排序中的误差：

17.根据权利要求16所述的装置，其中，所述指令被配置成使一个或多个处理装置执行操作，所述操作还包括：

18.根据权利要求14所述的装置，其中，所述指令被配置成使一个或多个处理装置执行操作，所述操作还包括：

19.根据权利要求14所述的装置，其中，所述值的分布包括在针对由所述电路设计描述的所述集成电路的制造过程期间产生参数值的概率分布。

20.根据权利要求14所述的装置，其中，所述指令被配置成使一个或多个处理装置执行操作，所述操作还包括：利用所述电路设计的所述操作变异的表征来执行所述电路设计的静态时序分析。

技术总结
一种实施设计表征工具的计算系统，其可以对针对由电路设计描述的集成电路的制造变异的值的分布进行抽样。该设计表征工具可以基于电路设计的预测输出值对样本进行排序，所述电路设计在针对制造变异的值的所述样本中设置有特性。计算系统可以实施模拟仿真器以利用针对制造变异的值的样本的子集来仿真电路设计，以识别针对输出分布模型的仿真输出值。该设计表征工具可以基于输出分布模型中的仿真输出值来估计与电路设计的预测输出相关联的样本的排序中的误差。该设计表征工具可以修改输出分布模型，以基于所估计的样本的排序中的误差来校正偏差。

技术研发人员：J·库珀
受保护的技术使用者：西门子工业软件有限公司
技术研发日：
技术公布日：2024/4/17