基于忆阻器和cmos晶体管的全加电路、高进位电路及加法器
技术领域
1.本发明属于加法器技术领域，更具体地，本发明涉及一种基于忆阻器和cmos晶体管的全加电路、高进位电路及加法器。
背景技术：2.加法器是现代微处理器中的核心部件，是实现乘法、减法和比较器等电路的基础，因此提高加法器的性能十分重要。计算速度是加法器最重要的性能指标，超前进位加法器是在全加器的基础上改进的，超前进位各位都是并行的，低位的进位可以在运算的开始就传输到高位中进行加法运算，这样可以减小由于进位逐级传递所消耗的时间，使得运算速度大大提高。
3.传统的集成电路中的加法器电路都是由cmos晶体管构成的，虽然电路简单可靠，但是存在芯片面积大，且功耗高的问题。
技术实现要素：4.本发明提供一种基于忆阻器和cmos晶体管的加法器，旨在改善上述问题。
5.本发明是这样实现的，一种基于忆阻器和cmos晶体管的全加电路，所述全加电路包括：
6.非门1至非门3，非门由一个cmos晶体管与一个忆阻器组成，忆阻器的负极与cmos晶体管的漏极连接；
7.三输入与非门1至三输入与非门4，三输入与非门由两个cmos晶体管与一个忆阻器组成，忆阻器的负极与两个cmos晶体管的漏极连接，忆阻器的正极与输入端ⅰ连接，cmos晶体管的栅极与输入端ⅱ连接；
8.一个四输入或非门，由四个忆阻器与一个非门组成，四个忆阻器的负极与非门的输入端连接；
9.其中，非门1的输出端与三输入与非门1的输入端ⅰ、三输入与非门4的输入端ⅱ连接，非门1的输入端与三输入与非门2的输入端ⅰ、三输入与非门3的输入端ⅱ连接；非门2的输入端与三输入与非门1、三输入与非门2的输入端ⅱ连接，非门2的输入端与三输入与非门3、三输入与非门4的输入端ⅰ连接；非门3的输出端与三输入与非门2、三输入与非门3的输入端ⅱ连接，非门3的输入端与三输入与非门1、三输入与非门2的输入端ⅱ连接；
10.两个加数位an、bn从非门1和非门2的输入端输入，前一低位的进位从非门3的输入端输入。
11.本发明是这样实现的，一种基于忆阻器和cmos晶体管的高进位电路，所述高进位电路包括：
12.两输入或非门1至两输入或非门3，两输入或非门由两个忆阻器和一个非门组成，两个忆阻器的负极与非门的输入端连接，两个忆阻器的正极分别第一输入端和第二输入端；
13.三输入或门，三个并联忆阻器的负极连接输出端，三个忆阻器的正极分别连接三个输入端；
14.三个两输入或非门的输出端分别与三输入或门的三个输入端连接，两输入或非门1的两个输入端分别与上一低位全加电路的非门1、非门2输出端连接，两输入或非门2的两个输入端分别与上一低位全加电路的非门1、非门3输出端连接，两输入或非门3的两个输入端分别与上一低位全加电路的非门2、非门3输出端连接，三输入或门输出当前位的进位。
15.本发明是这样实现的，一种基于忆阻器和cmos晶体管的加法器，所述加法器用于计算两个m位二进制数a0a1....am、b0b1....bm的相加，所述加法器包括：
16.m个如权利要求1所述的全加电路，用于计算每位两个进制数加法，以及m个如权利要求2所述的高进位电路，用于计算每位进位；
17.其中，第i个全加电路的非门1、非门2及非门3的输出端分别连接第i个高进位电路的两输入或非门1及两输入或非门2、两输入或非门1及两输入或非门3、两输入或非门2及两输入或非门3，第i个高进位电路的输出端coi与第i+1个全加器的非门3输入端连接，第i个全加器的非门3输入端连接第i-1个高进位电路的输出端co
i-1
；
18.将第i位的两个二进制数ai、bi从第i个全加电路的非门1、非门2的输入端输入，第1个全加电路的非门3输入端输入0。
19.本发明利用忆阻器和cmos晶体管构成的加法器，相比单纯cmos晶体管加法器，减小了cmos晶体管数量和芯片面积，提高了稳定性，提高了加法器运算速度，降低了功耗和集成电路面积。
附图说明
20.图1为本发明实施例提供的基于忆阻器和cmos晶体管的逻辑门电路，(a)是或门，(b)是与门，1(c)是多输入或非门，1(d)是多输入与门；
21.图2为本发明实施例提供的1位全加电路示意图及其简图；
22.图3为本发明实施例提供的高进位电路示意图及其简图；
23.图4为本发明实施例提供的基于1位全加电路及高进位电路的四位加法器电路图；
24.图5为本发明施例提供的的4位进位加法电路的ltspice仿真结果图。
具体实施方式
25.下面对照附图，通过对实施例的描述，对本发明的具体实施方式作进一步详细的说明，以帮助本领域的技术人员对本发明的发明构思、技术方案有更完整、准确和深入的理解。
26.本实施例中忆阻器采用的是hp公司的忆阻器，是由纳米级的二氧化钛和两个用铂组成的电极构成，其中对二氧化钛进行掺杂使其形成氧空位，这样掺杂区由于缺少了氧离子所以会呈现出正极性。对忆阻器模型外加负向电压，通过铂电极非掺杂区接入负电压，二氧化钛部分向负电极移动压缩掺杂区，整个忆阻器模型的电阻增大，此时的状态为高电阻状态r
off
；对忆阻器外加正电压，造成带有正电荷的掺杂区向右移动压缩二氧化钛区域，此时呈现低阻态r
on
，根据忆阻器的二值特性，可以在实际电路之中通过施加不同方向的电压实现忆阻器高和低阻态之间的切换，结合cmos晶体管电路，可以构成忆阻器-cmos晶体管混
合逻辑门电路，例如：与门、或门、非门和n输入或非门等。
27.图1中基于忆阻器和cmos晶体管的逻辑门电路，图1(a)是或门，图1(b)是与门，图1(c)是多输入或非门，图1(d)是多输入与门，实现的功能是abc。
28.图1(c)的多输入或非门，多路输入信号经过忆阻器实现或的功能，再通过一个非门实现或非的功能，此实非门中的忆阻器输入端接电压v
cc
，输出端与nmos晶体管的漏极连接，nmos晶体管的栅极与输入信号a1a2...an相连，源极接地，由于忆阻器的正极与高电平v
cc
相连，所以忆阻器处于低阻态r
on
。当输入信号v
in
为高电平时，nmos晶体管导通电阻r
t
为低电阻r
on
＞＞r
t
，输出信号v
out
为低电平；当输入信号为低电平时，nmos晶体管关闭电阻r
t
处于高电阻r
on
＜＜r
t
，输出信号v
out
为高电平。这样输出信号正好与输入信号呈现或非门状态，其表示公式为
[0029][0030]
根据这种非门的设计思想，可以设计实现了基于忆阻器和cmos晶体管的更多门电路，然后再利用这些基本的门电路构成更为复杂的数字逻辑电路。
[0031]
本发明在上述数字逻辑电路的基础上，进行了1位全加器的设计，图2为本发明实施例提供的基于忆阻器和cmos晶体管的1位全加电路示意图，为了便于说明，仅示出与本发明实施例相关的部分。
[0032]
该1位全加电路实现两个1位二进制数an、bn的相加，1位全加电路的包括：
[0033]
三个非门，即非门1至非门3，非门由一个cmos晶体管与一个忆阻器组成，忆阻器的负极与cmos晶体管的漏极连接；
[0034]
四个三输入与非门，即三输入与非门1至三输入与非门4，三输入与非门由两个cmos晶体管与一个忆阻器组成，忆阻器的负极与两个cmos晶体管的漏极连接，忆阻器的正极与输入端ⅰ连接，cmos晶体管的栅极与输入端ⅱ连接；
[0035]
一个四输入或非门，由四个忆阻器与一个非门组成，四个忆阻器的负极与非门的输入端连接；
[0036]
其中，非门1的输出端与三输入与非门1的输入端ⅰ、三输入与非门4的输入端ⅱ连接，非门1的输入端与三输入与非门2的输入端ⅰ、三输入与非门3的输入端ⅱ连接；
[0037]
非门2的输入端与三输入与非门1、三输入与非门2的输入端ⅱ连接，非门2的输入端与三输入与非门3、三输入与非门4的输入端ⅰ连接；
[0038]
非门3的输出端与三输入与非门2、三输入与非门3的输入端ⅱ连接，非门3的输入端与三输入与非门1、三输入与非门2的输入端ⅱ连接；
[0039]
两个加数位an、bn从非门1和非门2的输入端输入，前一低位的进位从非门3的输入端输入，四输入或非门输出和s，四输入或非门输出s：
[0040][0041]
图3为本发明实施例提供的基于忆阻器和cmos晶体管的高进位电路示意图，为了便于说明，仅示出与本发明实施例相关的部分，该高进位电路包括：
[0042]
三个两输入或非门，由两个忆阻器和一个非门组成，两个忆阻器的负极与非门的输入端连接，两个忆阻器的正极分别第一输入端和第二输入端，即两输入或非门1至两输入或非门3，
[0043]
三输入或门，三个忆阻器的负极连接输出端，三个忆阻器的正极分别连接三个输入端；
[0044]
三个两输入或非门的输出端分别与三输入或门的三个输入端连接，两输入或非门1的两个输入端分别与上一低位全加电路的非门1输出端、非门2输出端连接，两输入或非门2的两个输入端分别与上一低位全加电路的非门1输出端、非门3输出端连接，两输入或非门3的两个输入端分别与上一低位全加电路的非门2输出端、非门3输出端连接，三输入或门输出进位co。
[0045]
晶体管t1输出为晶体管t2输出为晶体管t3输出为最后经过一个或门得到进位输出co，其逻辑表达式为：
[0046]
co＝ab+bci+aci
[0047]
在前述1位全加电路(全加器)和高进位电路的基础上，可以进行多位二进制数的加法器设计，以四位加法器为例，四位二进制数加法器每一位的输出可以由前述1位全加器得出，每一位的和sn以及进位的逻辑表达式如下：
[0048]
每一位的输出和：
[0049]
进位输出的表达式位：con＝a
nbn
+(an+bn)cin；
[0050]
进位输入的表达式位：cin＝co
n-1
；
[0051]
其中，n表示第n位的加法运算，cin表示前一个低位的进位信号，第n位产生的进位输出con信号，除了最低位的进位输入以外，其余各位利用前面输入的运算数据产生相应位的进位输出co
n-1
作为后一位加法器的进位输入cin，cin和该位加法器的输入信号an、bn通过基于忆阻器的非门、或门和多输入或非门电路后可得到该位加法器的输出进位信号con，此信号又可直接用于下一位进位的计算。
[0052]
该m位加法器用于计算两个m位二进制数a0a1....am、b0b1....bm的相加，包括：
[0053]
用于计算每位两个进制数加法的m个全加电路，及计算每位进位的m个高进位电路；第i个全加电路的非门1、非门2及非门3的输出端分别连接第i个高进位电路的两输入或非门1及两输入或非门2、两输入或非门1及两输入或非门3、两输入或非门2及两输入或非门3；第i个高进位电路的输出端coi与第i+1个全加器的非门3输入端连接；第i个全加器的非门3输入端连接第i-1个高进位电路的输出端co
i-1
；将第i位的两个二进制数ai、bi从第i个全加电路的非门1、非门2的输入端输入，第1个全加电路的非门3输入端输入0。
[0054]
以四位加法器为例进行说明，图4为四位加法器电路图，四位加法器实现a0a1a3a4与b0b1b3b4的相加，输出的和是s0s1s3s4，进位是co3。
[0055]
对基于忆阻器及cmos晶体管的加法器进行ltspice仿真，将最低位的进位co0设为0，由图5可以看出，当a0、b0输入都为1时，输出和s0为0进位co0为1；当a0、b0输入为01或10时，co0为0，与二进制加法运算产生进位的逻辑一致。从图中的信号波形可以看出，进位co1、co2和co3与co0一样，与输入的数据对应。s0、s1、s2和s3是四位加法器输出的各位和，受到前一位的进位信号和输入共同决定。图5中仿真结果显示，4位加法器波形稳定，验证了设计结果的正确性和可靠型。本发明实施例提供的基于忆阻器和cmos晶体管的4位进位加法电路中晶体管数量仅有95个，与传统的cmos晶体管4位进位加法电路相比，晶体管数量减少了约44.12％；同时，忆阻器的使用降低了延时、提高了运行速度，并且晶体管数量的减少了电路
运行时的功耗。此外，与cmos晶体管相比，纳米级的忆阻器可以显著减小集成器件的面积。
[0056]
本发明进行了示例性描述，显然本发明具体实现并不受上述方式的限制，只要采用了本发明的方法构思和技术方案进行的各种非实质性的改进，或未经改进将本发明的构思和技术方案直接应用于其它场合的，均在本发明的保护范围之内。