用于对安全存储装置的直接外围访问的系统、装置和方法与流程

用于对安全存储装置的直接外围访问的系统、装置和方法


背景技术：

1.在具有主机处理器(例如，中央处理单元(central processing unit,cpu)和加速器)的计算系统中，当加速器寻求访问存储装置时，其需要cpu的帮助。更具体地，cpu读取存储内容，将该内容带到存储器中，并且随后加速器从存储器读取该内容。该两步式过程在向存储装置的写入时按相反方向被重复。典型地，在cpu上运行的软件在调用加速器之前将决定什么数据应当被处理并将其加载到存储器中。
2.涉及cpu和至存储器的跳(hop)的额外开销向读取/写入过程增加了等待时间。对于像纹理和模型这样的大型文件，这变成较大的挑战。虽然正在提出用于启用加速器与存储装置之间的直接存储的技术，但是困难仍然存在。例如，当存储在存储器中的数据被加密和/或压缩时，在数据被写入到存储器之前，cpu对该数据解密/解压缩，这增加了开销、复杂性和等待时间。
附图说明
3.图1是根据实施例的系统的框图。
4.图2是根据另一实施例的系统的框图。
5.图3是根据实施例的内联(inline)加密引擎的框图。
6.图4a是根据实施例的方法的流程图。
7.图4b是根据另一实施例的方法的流程图。
8.图5是根据又一实施例的方法的流程图。
9.图6a-图6b是图示根据本发明的实施例的通用向量友好指令格式及其指令模板的框图；
10.图7a-图7d是图示根据本发明的实施例的示例性专用向量友好指令格式的框图；
11.图8是根据本发明的一个实施例的寄存器体系结构的框图；
12.图9a是图示根据本发明的实施例的示例性有序管线和示例性的寄存器重命名的乱序发出/执行管线两者的框图；
13.图9b是图示根据本发明的实施例的要被包括在处理器中的体系结构核心的示例性实施例和示例性的寄存器重命名的乱序发出/执行体系结构核心两者的框图；
14.图10a-图10b图示更具体的示例性有序核心体系结构的框图，该核心将是芯片中的若干逻辑块(包括相同类型和/或不同类型的其他核心)中的一个；
15.图11是根据本发明的实施例的可具有多于一个的核心、可具有集成存储器控制器、并且可具有集成图形的处理器的框图；
16.图12、图13、图14和图15是示例性计算机体系结构的框图；以及
17.图16是根据本发明的实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。
具体实施方式
18.在各实施例中，可在存储装置与加速器之间的路径上提供内联密码(和/或)压缩电路。以此方式，可在无需至存储器的中间跳的情况下、以启用数据内联的加密/解密(和/或压缩/解压缩)的方式执行存储器事务。这减少了读取和写入的等待时间，并进一步增强安全性，因为路径中没有其他代理能够访问经解密的数据。实施例可使密码和/或压缩算法能够由软件选择。作为示例，取决于被存储在驱动器上的数据的类型，软件可为不同的存储块(例如，卷)使用不同的压缩算法。
19.在实施例中，被包括在软件中的用户级指令集体系结构(instruction set architecture，isa)指令可由处理器执行以配置策略、请求方的身份、以及请求方被允许使用的一个或多个密钥id。此类指令还可配置请求方能够使用的加密和压缩模式和算法。最终，指令可建立错误处置以向软件通知错误何时发生。
20.凭借实施例，性能可增加，因为不存在所涉及的存储器复制，并且加速器能够直接读取存储栈。此外，实施例可改善安全性，因为存储装置中的数据总是加密的，并且明文仅能够由经授权的请求方读取。
21.现在参考图1，示出的是根据实施例的系统的框图。如图1中所示，系统100是具有多个处理器、存储装置、存储器等的计算系统的示例性表示。在一个示例中，系统100可以是客户端计算系统，诸如，膝上型系统或桌面型系统。在其他实施例中，系统100可表示分布式计算环境的至少部分。
22.在任何情况下，在图1中示出的高层级，系统100包括中央处理单元(cpu)110，该cpu 110耦合至交换机120，在所示实施例中，该交换机120被实现为外围组件互连快速(peripheral component interconnect express，pcie)交换机120。如进一步所示，pcie交换机120还包括访问控制电路125。在本文中的实施例中，访问控制电路125可被配置成用于执行访问控制操作，以确保数据的消耗方被授权访问数据。
23.pcie交换机120还将cpu 110耦合至系统100的其他组件。此类组件可包括图形处理单元(graphics processing unit，gpu)130、诸如系统存储器之类的存储器140(例如，被实现为动态随机存取存储器(dram))、以及非易失性存储器快速(nonvolatile memory express，nvme)驱动器150。在所示实施例中，cpu 110和gpu 130可被实现为分开的组件(例如，分开的集成电路(integrated circuit，ic))。实施例不限于这方面，并且cpu 110和gpu 130被实现在诸如多管芯封装之类的单个封装中是可能的。在另外的其他情况下，这些设备可被集成在单个半导体管芯上。
24.如进一步所图示，内联加密/压缩引擎160(本文中统称“内联引擎”)进一步存在，并且被耦合至pcie交换机120。注意，虽然在图1中的实施例中的该位置处示出，但是在其他情况下，引擎160可被实现在以下一者或多者内：驱动器150、交换机120和/或gpu 130。如将在本文中进一步所描述，在其他情况下，内联引擎160可被实现在分布式体系结构实现方式中的结构(fabric)电路内。还理解，在图1的实施例中，在其中数据由引擎160处理的实现方式的细节可以既被加密又被压缩，但是在其他情况下，数据可被加密或被压缩，并且给定的内联引擎可实现这些功能中的仅一个功能。
25.如进一步所示，pcie交换机120还包括访问控制电路125。在本文中的实施例中，访问控制电路125可被配置成用于执行访问控制操作，以确保数据的消耗方被授权访问数据。
要理解，虽然在图1的实施例中以该高层级示出，但是许多变型和替代是可能的。
26.现在参考图2，示出的是根据另一实施例的系统的框图。在图2中，系统200是根据实施例的实现内联加密/压缩的分布式计算环境。如图所示，系统200一般包括与图1中类似的组件(并且因此，尽管“200”系列替代图1中的“100”系列，但是附图标记总体上指代相同的组件)；然而，它们能以不同方式被布置，并且经由附加的互连的组件被耦合在一起。因此，不进一步描述包括cpu、gpu、内联密码引擎和pcie交换机的各组件。
27.如图2中所示，系统200进一步包括结构270，该结构270包括访问控制电路275。结构270可在不同环境中采用不同形式。例如，在网络体系结构中，结构270可被实现为互连拓扑的多个路由器或其他组件。在数据中心实现方式中，结构270可利用机架安装的设备来实现，这些机架安装的设备操作以互连cpu、gpu、存储器和存储装置。注意，虽然密码引擎260与结构270分开地被示出，但是在一些实现方式中，引擎260可被实现在结构内。如另外所示，gpu 230包括存储器232并进一步被耦合至设备存储器235。注意，在不同实现方式中，可能仅有存储器232、235中的一个存在。
28.在任何情况下，利用本文中的实施例，以加密和/或压缩方式存储在存储装置250内的数据可内联地被解密和/或解压缩，并且直接被提供给gpu230(更具体地，被提供给232、235中的一个或多个)，而不涉及cpu 210或系统存储器240中的中间存储装置。换言之，假定gpu 230被授权访问存储在存储装置250的给定分区(例如，给定存储分区)中的数据，则gpu 230能够在不涉及cpu 210(除了用于启用该直接gpu访问的初始访问控制配置)的情况下直接访问存储装置250内的经加密和/或经压缩的数据。要理解，虽然在图2的实施例中以该高层级示出，但是许多变型和替换方案是可能的。
29.现在参考图3，示出的是根据实施例的内联密码/压缩引擎的框图。如图3中所示，内联引擎300可包括各种组件，以：将其自身配置成用于密码和压缩操作，并且对传入请求执行访问控制检查，并且当经认证时，为请求方执行适当的加密/解密和/或压缩/解压缩操作。借助于内联引擎300，在代表诸如加速器之类的给定请求方执行这些操作时，涉及cpu或其他主机处理器的开销以及对应的至存储器的跳被避免。
30.在操作中，内联引擎300收取具有密文/明文/经压缩的数据/未经压缩的数据的存储器事务，并且根据命令码来处理该数据。在实施例中，命令码被嵌入在事务本身中，并且是事务头部的部分。事务头部还包括用于该事务的请求方id和密钥id。
31.如图所示，内联引擎300包括操作码处理器310。操作码处理器310可接收并解析传入请求，以标识请求内的操作码并将命令码、请求方id和密钥id提供给访问控制电路320。至少部分地基于请求方id和密钥id，访问控制电路320可确定请求方是否被授权采取所请求的动作。为此目的，访问控制电路320可访问访问控制(access control，ac)表330，该ac表330可被存储在内联引擎300的存储器中。在本文中的实施例中，ac表330可包括多个条目，每个条目用于将请求方id与请求方被允许使用的一个或多个密钥id相关联。如图所示，ac表330可在cpu的控制下被编程。
32.假定给定的请求方至少部分地基于命令码而被授权，则访问控制电路320可使压缩/解压缩电路340和加密/解密电路350中的一个或多个对与请求相关联的数据执行操作，并且将经处理的数据提供给目的地。例如，对于读取操作，从存储装置接收的传入的经加密/经压缩的数据可被解密和解压缩，并且被提供给请求方，例如，给定的加速器。进而，对
于写入操作，从加速器接收的传入的未经加密/未经压缩的数据可被加密和压缩，并且被提供给目的地，例如，给定的存储卷。
33.如进一步所图示，错误处置器360存在。访问控制电路320可被配置以确保经解密的通信量仅被发送到正确的请求方。当ac控制电路320确定给定的请求方未被认证(例如，由于请求方id与密钥id之间的失配)时，错误处置器360可例如经由向cpu传递中断来提出错误。要注意，可通过中断来向软件通知根据ac表330的、基于失配的任何违例。软件可利用不同的参数重启事务，并且/或者向正确的请求方通知重启事务。
34.在一个实施例中，第一isa指令可被用于配置ac表330。该指令可具有操作码、用于标识具有请求方id的位置的第一字段、以及用于标识具有至少一个密钥id的位置的第二字段。虽然实施例不限于这方面，但是这些字段可标识存储这些值的寄存器(或存储了存储器中的这些值被存储在的位置的寄存器)。在一个特定实施例中，请求方id可被存储在第一体系结构寄存器(例如，rax寄存器)中，并且密钥id可被存储在第二体系结构寄存器(例如，rdx寄存器)中。
35.现在参考表1，示出的是由可用于配置ac表310的该加速器配置(acc_cfg)指令使用的参数。表1
36.在实施例中，第二isa指令可用于将密钥id映射至用于加密算法和压缩算法的密钥。现在参考表2，示出的是由该密钥id配置(keyid_cfg)指令使用的参数，该keyid_cfg指令当被执行时可从软件取得表2的结构作为输入，以对内联引擎中的密钥id编程。该指令可具有操作码、用于标识表2的结构的至少部分被存储在的位置的第一字段，并可选地可具有用于标识该结构的另一部分被存储在的位置的第二字段。在一些情况下，第二字段可具有存储密钥属性(例如，算法、大小、初始化向量，等等)的结构的地址。表2
37.表2的密钥id控制字段的命令字段可用于控制用于密钥id的加密模式和压缩算法。表3提供了根据一个实施例的所支持的命令的总结。表3
38.表2的密钥id控制字段的enc_alg字段和compression_alg字段被用于提供与密钥id相关联的加密算法和压缩算法。在实施例中，软件能够使用能力模型特定寄存器(model specific register,msr)来发现所支持的加密算法和压缩算法，该能力msr被称为直接访问存储内联加密/压缩能力(direct access storage inline encryption/compression capability，das_iec_capability msr)该msr枚举用于供软件与上文描述的keyid_cfg指令一起使用的所支持的算法。
39.现在参考表4，示出的是根据实施例的用于该体系结构msr的比特字段。表4
40.要理解，虽然在图3的实施例中以该高层级示出，但是许多变型和替换方案是可能的。
41.现在参考图4a，示出了根据实施例的方法的流程图。更具体地，图4a的方法400是用于配置访问控制表的方法。此类操作可响应于根据实施例的、可由cpu执行的配置指令而被执行。由此，方法400可由例如cpu或其他主机处理器的硬件电路单独地执行、和/或结合固件和/或软件来执行。
42.如图所示，方法400开始于：取得(fetch)用于配置存在于内联引擎中的访问控制表的指令(框410)。更具体地，该指令由处理器的取得电路取得。在实施例中，该指令(其可以是如上文所描述的isa的acc_cfg指令)用于对设备id(也称为请求方id)和密钥id参数操作。
43.在框420处，该指令可例如在主机处理器的解码器中被解码。例如，该指令的操作码可被解码。接下来在框430处，与该指令相关联的至少一个设备id和密钥id可被取回。例如，这些参数可从由该指令的一个或多个操作对象(operand)指示的位置处的存储器获取。最终，在框440处，(一个或多个)设备id和密钥id可被发送到内联引擎。
44.要理解，响应于接收到这些参数且响应于该指令的操作码，内联引擎可利用包括(针对设备id的)请求方id以及与其相关联的一个或多个密钥id的条目来配置访问控制表。由此，每个条目指示给定的请求方在存储器事务期间被允许使用的一个或多个密钥id。要理解，虽然在图4a的实施例中以该高层级示出，但是许多变型和替换方案是可能的。
45.现在参考图4b，示出的是根据另一实施例的方法的流程图。更具体地，图4b的方法450是用于映射针对密钥id的密钥控制的方法。此类操作可响应于根据实施例的、可由cpu执行的密钥id配置指令而被执行。由此，方法450可由例如cpu或其他主机处理器的硬件电路单独地、和/或结合固件和/或软件来执行。
46.如图所示，方法450开始于：取得用于配置针对密钥id的密钥控制的指令(框460)。更具体地，该指令由处理器的取得电路取得。在实施例中，该指令(其可以是如上文所描述的isa的keyid_cfg指令)用于对从软件接收的结构进行操作以对给定的密钥id编程。
47.在框470处，该指令可例如在主机处理器的解码器中被解码。例如，该指令的操作码可被解码。接下来在框480处，与该指令相关联的密钥id控制字段和密钥字段可被取回。例如，这些参数可从由该指令的一个或多个操作对象指示的位置处的存储器获取。最终，在框490处，该信息可被发送到内联引擎。
48.要理解，响应于接收到该结构且响应于该指令的操作码，内联引擎可配置访问控制电路来控制针对那个密钥id的加密/压缩操作。要理解，虽然在图4b的实施例中以该高层级示出，但是许多变型和替换方案是可能的。
49.现在参考图5，示出的是根据又一实施例的方法的流程图。更具体地，方法500是根据实施例的用于使用内联引擎来处理存储器事务的方法。如图5中所示，方法500可由内联引擎内的硬件电路单独地执行、和/或结合固件和/或软件来执行。
50.如图所示，方法500开始于：在内联引擎中接收存储器事务(框510)。更具体地，内联引擎可从诸如给定的加速器之类的请求方接收诸如读取请求或写入请求之类的存储器事务。该存储器事务可包括命令码、请求方id和密钥id。出于本文中的讨论的目的，假定该加速器是gpu，并且内联引擎存在于gpu与存储装置之间的路径上，该存储装置是存储器事务的源或目的地。进一步注意，所有这些组件与诸如cpu之类的主机处理器分开且分离。
51.仍然参考图5，控制接下来传递到菱形框520以确定与请求方id相关联的请求方针对密钥id是否经授权。该确定可由诸如上文描述的图3中的与ac表通信的访问控制电路作出。如果确定了请求方针对密钥id经授权，则控制传递到框530。在框530处，可基于密钥id对数据执行加密和/或压缩操作(当然要注意，取决于存储器事务的类型，替代地可执行解密/解压缩操作)。
52.假定存储器事务是读取请求，则在框530处，内联解密和/或解压缩操作发生，从而通过避免经由主机处理器执行这些操作的需求来减小开销。在框540处，经处理的数据(在此是未经加密且未经解压缩的)被发送到目的地，在这种情况下，该目的地是请求方(例如，gpu)自身。对于写入请求，要注意在框530处，加密和/或压缩操作可被执行，并且在框540处，该经处理的数据可被发送到作为目的地的存储装置。
53.最终参考图5，如果确定请求方针对密钥id未经授权，则控制传递到框550，在框550处，中断可被发送以通知关于该缺乏授权的信息。由此，主机处理器可接收中断并寻求解决错误。要理解，虽然在图5的实施例中以该高层级示出，但是许多变型和替换方案是可
能的。
54.上文所详细描述的(一个或多个)指令的实施例能以“通用向量友好指令格式”来体现，这在下文详细描述。在其他实施例中，不利用此类格式，并且使用另一指令格式，然而，下文对于写入掩码寄存器、各种数据变换(混合、广播等)、寻址等的描述一般适用于上文对(一个或多个)指令的实施例的描述。此外，在下文中详述示例性系统、体系结构和管线。上文中(一个或多个)指令的实施例可在此类系统、体系结构和管线上执行，但是不限于详细描述的那些系统、体系结构和流水线。
55.指令集可包括一种或多种指令格式。给定的指令格式可定义各种字段(例如，比特的数量、比特的位置)以指定将要执行的操作(例如，操作码)以及将对其执行该操作的(一个或多个)操作对象和/或(一个或多个)其他数据字段(例如，掩码)，等等。通过指令模板(或子格式)的定义来进一步分解一些指令格式。例如，可将给定指令格式的指令模板定义为具有该指令格式的字段(所包括的字段通常按照相同顺序，但是至少一些字段具有不同的比特的位置，因为较少的字段被包括)的不同子集，和/或定义为具有以不同方式进行解释的给定字段。由此，isa的每一个指令使用给定的指令格式(并且如果经定义，则按照该指令格式的指令模板中的给定的一个指令模板)来表达，并包括用于指定操作和操作对象的字段。例如，示例性add(加法)指令具有特定的操作码和指令格式，该特定的指令格式包括用于指定该操作码的操作码字段和用于选择操作对象(源1/目的地以及源2)的操作对象字段；并且该add指令在指令流中出现将使得在操作对象字段中具有选择特定操作对象的特定的内容。已经推出和/或发布了被称为高级向量扩展(advanced vector extension，avx)(avx1和avx2)和利用向量扩展(vector extension，vex)编码方案的simd扩展集(参见例如1314年9月的64和ia-32体系结构软件开发者手册；并且参见1314年10月的高级向量扩展编程参考)。示例性指令格式
56.本文中所描述的(一个或多个)指令的实施例能以不同的格式体现。另外，在下文中详述示例性系统、体系结构和管线。(一个或多个)指令的实施例可在此类系统、体系结构和管线上执行，但是不限于详述的那些系统、体系结构和管线。通用向量友好指令格式
57.向量友好指令格式是适于向量指令(例如，存在专用于向量操作的特定字段)的指令格式。尽管描述了其中通过向量友好指令格式支持向量和标量操作两者的实施例，但是替代实施例仅使用通过向量友好指令格式的向量操作。
58.图6a-图6b是图示根据本发明的实施例的通用向量友好指令格式及其指令模板的框图。图6a是图示根据本发明的实施例的通用向量友好指令格式及其a类指令模板的框图；而图6b是图示根据本发明的实施例的通用向量友好指令格式及其b类指令模板的框图。具体地，针对通用向量友好指令格式600定义a类和b类指令模板，这两者都包括无存储器访问605的指令模板和存储器访问620的指令模板。在向量友好指令格式的上下文中的术语“通用”是指不束缚于任何特定指令集的指令格式。
59.尽管将描述其中向量友好指令格式支持以下情况的本发明的实施例：64字节向量操作对象长度(或大小)与32比特(4字节)或64比特(8字节)数据元素宽度(或大小)(并且由
此，64字节向量由16个双字大小的元素组成，或者替代地由8个四字大小的元素组成)；64字节向量操作对象长度(或大小)与16比特(2字节)或8比特(1字节)数据元素宽度(或大小)；32字节向量操作对象长度(或大小)与32比特(4字节)、64比特(8字节)、16比特(2字节)或8比特(1字节)数据元素宽度(或大小)；以及16字节向量操作对象长度(或大小)与32比特(4字节)、64比特(8字节)、16比特(2字节)、或8比特(1字节)数据元素宽度(或大小)；但是替代实施例可支持更大、更小和/或不同的向量操作对象大小(例如，256字节向量操作对象)与更大、更小或不同的数据元素宽度(例如，128比特(16字节)数据元素宽度)。
60.图6a中的a类指令模板包括：1)在无存储器访问605的指令模板内，示出无存储器访问的完全舍入控制型操作610的指令模板、以及无存储器访问的数据变换型操作615的指令模板；以及2)在存储器访问620的指令模板内，示出存储器访问的时效性625的指令模板和存储器访问的非时效性630的指令模板。图6b中的b类指令模板包括：1)在无存储器访问605的指令模板内，示出无存储器访问的写入掩码控制的部分舍入控制型操作612的指令模板以及无存储器访问的写入掩码控制的vsize型操作617的指令模板；以及2)在存储器访问620的指令模板内，示出存储器访问的写入掩码控制627的指令模板。
61.通用向量友好指令格式600包括以下列出的按照在图6a-6b中图示的顺序的如下字段。
62.格式字段640——该字段中的特定值(指令格式标识符值)唯一地标识向量友好指令格式，并且由此标识指令在指令流中以向量友好指令格式出现。由此，该字段对于仅具有通用向量友好指令格式的指令集是不需要的，在这个意义上该字段是可选的。
63.基础操作字段642——其内容区分不同的基础操作。
64.寄存器索引字段644——其内容直接或者通过地址生成来指定源或目的地操作对象在寄存器中或者在存储器中的位置。这些字段包括足够数量的比特以从pxq(例如，32x512、16x128、32x1024、64x1024)寄存器堆中选择n个寄存器。尽管在一个实施例中n可最多三个源寄存器和一个目的地寄存器，但是替代实施例可支持更多或更少的源和目的地寄存器(例如，可支持最多两个源，其中这些源中的一个源还用作目的地；可支持最多三个源，其中这些源中的一个源还用作目的地；可支持最多两个源和一个目的地)。
65.修饰符(modifier)字段646——其内容将指定存储器访问的以通用向量指令格式出现的指令与不指定存储器访问的以通用向量指令格式出现的指令区分开；即在无存储器访问605的指令模板与存储器访问620的指令模板之间进行区分。存储器访问操作读取和/或写入到存储器层次(在一些情况下，使用寄存器中的值来指定源和/或目的地地址)，而非存储器访问操作不这样(例如，源和/或目的地是寄存器)。尽管在一个实施例中，该字段还在三种不同的方式之间选择以执行存储器地址计算，但是替代实施例可支持更多、更少或不同的方式来执行存储器地址计算。
66.扩充操作字段650——其内容区分除基础操作以外还要执行各种不同操作中的哪一个操作。该字段是针对上下文的。在本发明的一个实施例中，该字段被分成类字段668、α字段652和β字段654。扩充操作字段650允许在单个指令而非2个、3个或4个指令中执行多组共同的操作。
67.缩放字段660——其内容允许用于存储器地址生成(例如，用于使用(2
缩放
*索引+基址)的地址生成)的索引字段的内容的按比例缩放。
68.位移字段662a——其内容用作存储器地址生成的一部分(例如，用于使用(2
缩放
*索引+基址+位移)的地址生成)。
69.位移因数字段662b(注意，位移字段662a直接在位移因数字段662b上的并置指示使用一个或另一个)——其内容用作地址生成的一部分；它指定将按比例缩放存储器访问的大小(n)的位移因数——其中n是存储器访问中的字节数量(例如，用于使用(2
缩放
*索引+基址+按比例缩放的位移)的地址生成)。忽略冗余的低阶比特，并且因此将位移因数字段的内容乘以存储器操作对象总大小(n)以生成将在计算有效地址中使用的最终位移。n的值由处理器硬件在运行时基于完整操作码字段674(稍后在本文中描述)和数据操纵字段654c确定。位移字段662a和位移因数字段662b不用于无存储器访问605的指令模板和/或不同的实施例可实现这两者中的仅一个或不实现这两者中的任一个，在这个意义上，位移字段662a和位移因数字段662b是可选的。
70.数据元素宽度字段664——其内容区分将使用多个数据元素宽度中的哪一个(在一些实施例中用于所有指令；在其他实施例中只用于指令中的一些指令)。如果支持仅一个数据元素宽度和/或使用操作码的某一方面来支持数据元素宽度，则该字段是不需要的，在这个意义上，该字段是可选的。
71.写入掩码字段670——其内容逐数据元素位置地控制目的地向量操作对象中的数据元素位置是否反映基础操作和扩充操作的结果。a类指令模板支持合并-写入掩蔽，而b类指令模板支持合并-写入掩蔽和归零-写入掩蔽两者。当合并时，向量掩码允许在执行(由基础操作和扩充操作指定的)任何操作期间保护目的地中的任何元素集免于更新；在另一实施例中，保持其中对应掩码比特具有0的目的地的每一元素的旧值。相反，当归零时，向量掩码允许在执行(由基础操作和扩充操作指定的)任何操作期间使目的地中的任何元素集归零；在一个实施例中，目的地的元素在对应掩码比特具有0值时被设为0。该功能的子集是控制正被执行的操作的向量长度的能力(即，从第一个到最后一个正被修改的元素的跨度)，然而，被修改的元素不一定要是连续的。由此，写入掩码字段670允许部分向量操作，这包括加载、存储、算术、逻辑等。尽管描述了其中写入掩码字段670的内容选择了多个写入掩码寄存器中的包含要使用的写入掩码的一个写入掩码寄存器(并且由此，写入掩码字段670的内容间接地标识要执行的掩蔽)的本发明的实施例，但是替代实施例替代地或附加地允许掩码写字段670的内容直接指定要执行的掩蔽。
72.立即数字段672——其内容允许对立即数的指定。该字段在实现不支持立即数的通用向量友好格式中不存在且在不使用立即数的指令中不存在，在这个意义上，该字段是可选的。
73.类字段668——其内容在不同类的指令之间进行区分。参考图6a-图6b，该字段的内容在a类和b类指令之间进行选择。在图6a-图6b中，圆角方形用于指示特定的值存在于字段中(例如，在图6a-图6b中分别用于类字段668的a类668a和b类668b)。a类指令模板
74.在a类非存储器访问605的指令模板的情况下，α字段652被解释为其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的舍入型操作610和无存储器访问的数据变换型操作615的指令模板分别指定舍入652a.1和数据变换652a.2)的rs字段652a，而β字段654区分要执行所指定类型的操作中的哪一种。在无存储器访问605的指令模
板中，缩放字段660、位移字段662a和位移缩放字段662b不存在。无存储器访问的指令模板——完全舍入控制型操作
75.在无存储器访问的完全舍入控制型操作610的指令模板中，β字段654被解释为其(一个或多个)内容提供静态舍入的舍入控制字段654a。尽管在本发明的所述实施例中舍入控制字段654a包括抑制所有浮点异常(suppress all floating point exception，sae)字段656和舍入操作控制字段658，但是替代实施例可支持这两个概念，可将这两个概念编码为同一字段，或仅具有这些概念/字段中的一个或另一个(例如，可仅具有舍入操作控制字段658)。
76.sae字段656——其内容区分是否禁用异常事件报告；当sae字段656的内容指示启用抑制时，给定的指令不报告任何种类的浮点异常标志，并且不唤起任何浮点异常处置程序。
77.舍入操作控制字段658——其内容区分要执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入以及就近舍入)。由此，舍入操作控制字段658允许逐指令地改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一个实施例中，舍入操作控制字段650的内容覆盖(override)该寄存器值。无存储器访问的指令模板－数据变换型操作
78.在无存储器访问的数据变换型操作615的指令模板中，β字段654被解释为数据变换字段654b，其内容区分要执行多个数据变换中的哪一个(例如，无数据变换、混合、广播)。
79.在a类存储器访问620的指令模板的情况下，α字段652被解释为驱逐提示字段652b，其内容区分要使用驱逐提示中的哪一个(在图6a中，对于存储器访问时效性625的指令模板和存储器访问非时效性630的指令模板分别指定时效性的652b.1和非时效性的652b.2)，而β字段654被解释为数据操纵字段654c，其内容区分要执行多个数据操纵操作(也称为基元(primitive))中的哪一个(例如，无操纵、广播、源的向上转换以及目的地的向下转换)。存储器访问620的指令模板包括缩放字段660，并可选地包括位移字段662a或位移缩放字段662b。
80.向量存储器指令使用转换支持来执行来自存储器的向量加载以及向存储器的向量存储。如同寻常的向量指令，向量存储器指令以数据元素式的方式从/向存储器传输数据，其中实际被传输的元素由被选为写入掩码的向量掩码的内容规定。存储器访问的指令模板——时效性的
81.时效性的数据是可能足够快地被重新使用以从缓存操作受益的数据。然而，这是提示，并且不同的处理器能以不同的方式实现它，包括完全忽略该提示。存储器访问的指令模板——非时效性的
82.非时效性的数据是不太可能足够快地被重新使用以从第一级缓存中的缓存操作受益且应当被给予驱逐优先级的数据。然而，这是提示，并且不同的处理器能以不同的方式实现它，包括完全忽略该提示。b类指令模板
83.在b类指令模板的情况下，α字段652被解释为写入掩码控制(z)字段652c，其内容区分由写入掩码字段670控制的写入掩蔽应当是合并还是归零。
84.在b类非存储器访问605的指令模板的情况下，β字段654的一部分被解释为rl字段
657a，其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的写入掩码控制部分舍入控制类型操作612的指令模板和无存储器访问的写入掩码控制向量长度(vector length，vsize)型操作617的指令模板分别指定舍入657a.1和vsize 657a.2)，而β字段654的其余部分区分要执行所指定类型的操作中的哪一种。在无存储器访问605的指令模板中，缩放字段660、位移字段662a和位移缩放字段662b不存在。
85.在无存储器访问的写入掩码控制部分舍入控制型操作610的指令模板中，β字段654的其余部分被解释为舍入操作字段659a，并且禁用异常事件报告(给定的指令不报告任何种类的浮点异常标志，并且不唤起任何浮点异常处置程序)。
86.舍入操作控制字段659a——正如舍入操作控制字段658，其内容区分要执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入以及就近舍入)。由此，舍入操作控制字段659a允许逐指令地改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一个实施例中，舍入操作控制字段650的内容覆盖该寄存器值。
87.在无存储器访问的写入掩码控制vsize型操作617的指令模板中，β字段654的其余部分被解释为向量长度字段659b，其内容区分要执行多个数据向量长度中的哪一个(例如，128字节、256字节或512字节)。
88.在b类存储器访问620的指令模板的情况下，β字段654的一部分被解释为广播字段657b，其内容区分是否要执行广播型数据操纵操作，而β字段654的其余部分被解释为向量长度字段659b。存储器访问620的指令模板包括缩放字段660，并可选地包括位移字段662a或位移缩放字段662b。
89.针对通用向量友好指令格式600，示出完整操作码字段674包括格式字段640、基础操作字段642和数据元素宽度字段664。尽管示出了其中完整操作码字段674包括所有这些字段的一个实施例，但是在不支持所有这些字段的实施例中，完整操作码字段674包括少于所有的这些字段。完整操作码字段674提供操作代码(操作码)。
90.扩充操作字段650、数据元素宽度字段664和写入掩码字段670允许逐指令地以通用向量友好指令格式指定这些特征。
91.写入掩码字段和数据元素宽度字段的组合创建各种类型的指令，因为这些指令允许基于不同的数据元素宽度应用该掩码。
92.在a类和b类内出现的各种指令模板在不同的情形下是有益的。在本发明的一些实施例中，不同处理器或处理器内的不同核心可支持仅a类、仅b类、或者可支持这两类。举例而言，旨在用于通用计算的高性能通用乱序核心可仅支持b类，旨在主要用于图形和/或科学(吞吐量)计算的核心可仅支持a类，并且旨在用于通用计算和图形和/或科学(吞吐量)计算两者的核心可支持a类和b类两者(当然，具有来自这两类的模板和指令的一些混合、但是并非来自这两类的所有模板和指令的核心在本发明的范围内)。同样，单个处理器可包括多个核心，这多个核心全部都支持相同的类，或者其中不同的核心支持不同的类。举例而言，在具有单独的图形核心和通用核心的处理器中，图形核心中的旨在主要用于图形和/或科学计算的一个核心可仅支持a类，而通用核心中的一个或多个可以是具有旨在用于通用计算的仅支持b类的乱序执行和寄存器重命名的高性能通用核心。不具有单独的图形核心的另一处理器可包括既支持a类又支持b类的一个或多个通用有序或乱序核心。当然，在本发明的不同实施例中，来自一类的特征也可在其他类中实现。将使以高级语言编写的程序成
为(例如，及时编译或静态编译)各种不同的可执行形式，这些可执行形式包括：1)仅具有由用于执行的目标处理器支持的(一个或多个)类的指令的形式；或者2)具有替代例程并具有控制流代码的形式，该替代例程使用所有类的指令的不同组合来编写，该控制流代码选择这些例程以基于由当前正在执行代码的处理器支持的指令来执行。示例性专用向量友好指令格式
93.图7a是图示根据本发明的实施例的示例性专用向量友好指令格式的框图。图7a示出专用向量友好指令格式700，其指定各字段的位置、大小、解释和次序、以及那些字段中的一些字段的值，在这个意义上，该专用向量友好指令格式700是专用的。专用向量友好指令格式700可用于扩展x86指令集，并且由此字段中的一些字段与如在现有的x86指令集及其扩展(例如，avx)中所使用的那些字段类似或相同。该格式保持与具有扩展的现有x86指令集的前缀编码字段、实操作码字节字段、mod r/m字段、sib字段、位移字段和立即数字段一致。图示来自图6a-图6b的字段，来自图7a的字段映射到来自图6a-图6b的字段。
94.应当理解，虽然出于说明的目的在通用向量友好指令格式600的上下文中参考专用向量友好指令格式700描述了本发明的实施例，但是本发明不限于专用向量友好指令格式700，除非另有声明。例如，通用向量友好指令格式600构想了各种字段的各种可能的大小，而专用向量友好指令格式700示出为具有特定大小的字段。作为具体示例，尽管在专用向量友好指令格式700中数据元素宽度字段664被图示为一比特字段，但是本发明不限于此(即，通用向量友好指令格式600构想数据元素宽度字段664的其他大小)。
95.通用向量友好指令格式600包括以下列出的按照图7a中图示的顺序的如下字段。
96.evex前缀(字节0-3)702——以四字节形式进行编码。
97.格式字段640(evex字节0，比特[7:0])——第一字节(evex字节0)是格式字段640，并且它包含0x62(在本发明的一个实施例中，为用于区分向量友好指令格式的唯一值)。
[0098]
第二－第四字节(evex字节1-3)包括提供专用能力的多个比特字段。
[0099]
rex字段705(evex字节1，比特[7-5])——由evex.r比特字段(evex字节1，比特[7]
–
r)、evex.x比特字段(evex字节1，比特[6]
–
x)以及(657bex字节1，比特[5]
–
b)组成。evex.r、evex.x和evex.b比特字段提供与对应的vex比特字段相同的功能，并且使用1补码的形式进行编码，即zmm0被编码为1111b，zmm15被编码为0000b。这些指令的其他字段对如在本领域中已知的寄存器索引的较低三个比特(rrr、xxx和bbb)进行编码，由此可通过对evex.r、evex.x和evex.b相加来形成rrrr、xxxx和bbbb。
[0100]
rex’字段610——这是rex’字段610的第一部分，并且是用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的evex.r’比特字段(evex字节1，比特[4]
–
r’)。在本发明的一个实施例中，该比特与以下指示的其他比特一起以比特反转的格式存储以(在公知x86的32比特模式下)与bound指令进行区分，该bound指令的实操作码字节是62，但是在mod r/m字段(在下文中描述)中不接受mod字段中的值11；本发明的替代实施例不以反转的格式存储该指示的比特以及以下其他指示的比特。值1用于对较低16个寄存器进行编码。换句话说，通过组合evex.r’、evex.r以及来自其他字段的其他rrr来形成r’rrrr。
[0101]
操作码映射字段715(evex字节1，比特[3:0]
–
mmmm)——其内容对隐含的前导操作码字节(0f、0f 38或0f 3)进行编码。
[0102]
数据元素宽度字段664(evex字节2，比特[7]
–
w)——由记号evex.w表示。evex.w用
于定义数据类型(32比特数据元素或64比特数据元素)的粒度(大小)。
[0103]
evex.vvvv 720(evex字节2，比特[6:3]-vvvv)——evex.vvvv的作用可包括如下：1)evex.vvvv对以反转(1补码)形式指定的第一源寄存器操作对象进行编码，并且对具有两个或更多个源操作对象的指令有效；2)evex.vvvv对针对特定向量位移以1补码的形式指定的目的地寄存器操作对象进行编码；或者3)evex.vvvv不对任何操作对象进行编码，该字段被预留，并且应当包含1111b。由此，evex.vvvv字段720对以反转(1补码)的形式存储的第一源寄存器指定符的4个低阶比特进行编码。取决于该指令，额外不同的evex比特字段用于将指定符大小扩展到32个寄存器。
[0104]
evex.u 668类字段(evex字节2，比特[2]-u)——如果evex.u＝0，则它指示a类或evex.u0；如果evex.u＝1，则它指示b类或evex.u1。
[0105]
前缀编码字段725(evex字节2，比特[1:0]-pp)——提供了用于基础操作字段的附加比特。除了对以evex前缀格式的传统sse指令提供支持以外，这也具有压缩simd前缀的益处(evex前缀仅需要2比特，而不是需要字节来表达simd前缀)。在一个实施例中，为了支持使用以传统格式和以evex前缀格式两者的simd前缀(66h、f2h、f3h)的传统sse指令，将这些传统simd前缀编码成simd前缀编码字段；并且在运行时在被提供给解码器的pla之前被扩展成传统simd前缀(因此，在无需修改的情况下，pla既可执行传统格式的这些传统指令又可执行evex格式的这些传统指令)。虽然较新的指令可将evex前缀编码字段的内容直接用作操作码扩展，但是为了一致性，特定实施例以类似的方式扩展，但允许由这些传统simd前缀指定的不同含义。替代实施例可重新设计pla以支持2比特simd前缀编码，并且由此不需要扩展。
[0106]
α字段652(evex字节3，比特[7]
–
eh，也称为evex.eh、evex.rs、evex.rl、evex.写入掩码控制、以及evex.n；也以α图示)——如先前所述，该字段是针对上下文的。
[0107]
β字段654(evex字节3，比特[6:4]-sss，也称为evex.s
2-0
、evex.r
2-0
、evex.rr1、evex.ll0、evex.llb，还以βββ图示)——如前所述，此字段是针对上下文的。
[0108]
rex’字段610——这是rex’字段的其余部分，并且是可用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的evex.v’比特字段(evex字节3，比特[3]
–v’
)。该比特以比特反转的格式存储。值1用于对较低16个寄存器进行编码。换句话说，通过组合evex.v’、evex.vvvv来形成v’vvvv。
[0109]
写入掩码字段670(evex字节3，比特[2:0]-kkk)——其内容指定写入掩码寄存器中的寄存器的索引，如先前所述。在本发明的一个实施例中，特定值evex.kkk＝000具有暗示没有写入掩码用于特定指令的特殊行为(这能以各种方式实现，包括使用硬连线到所有对象的写入掩码或绕过掩蔽硬件的硬件来实现)。
[0110]
实操作码字段730(字节4)还被称为操作码字节。操作码的一部分在该字段中被指定。
[0111]
mod r/m字段740(字节5)包括mod字段742、reg字段744和r/m字段746。如先前所述的，mod字段742的内容将存储器访问操作和非存储器访问操作区分开。reg字段744的作用可被归结为两种情形：对目的地寄存器操作对象或源寄存器操作对象进行编码；或者被视为操作码扩展，并且不用于对任何指令操作对象进行编码。r/m字段746的作用可包括如下：对引用存储器地址的指令操作对象进行编码；或者对目的地寄存器操作对象或源寄存器操
作对象进行编码。
[0112]
缩放、索引、基址(sacle,index,base，sib)字节(字节6)——如先前所述的，缩放字段650的内容用于存储器地址生成。sib.xxx 754和sib.bbb 756——先前已经针对寄存器索引xxxx和bbbb提及了这些字段的内容。
[0113]
位移字段662a(字节7-10)——当mod字段742包含10时，字节7-10是位移字段662a，并且它与传统32比特位移(disp32)一样地工作，并且以字节粒度工作。
[0114]
位移因数字段662b(字节7)——当mod字段742包含01时，字节7是位移因数字段662b。该字段的位置与以字节粒度工作的传统x86指令集8比特位移(disp8)的位置相同。由于disp8是符号扩展的，因此它仅能在-128和127字节偏移之间寻址；在64字节缓存行的方面，disp8使用可被设为仅四个真正有用的值-128、-64、0和64的8比特；由于常常需要更大的范围，所以使用disp32；然而，disp32需要4个字节。与disp8和disp32对比，位移因数字段662b是disp8的重新解释；当使用位移因数字段662b时，通过将位移因数字段的内容乘以存储器操作对象访问的大小(n)来确定实际位移。该类型的位移被称为disp8*n。这减小了平均指令长度(单个字节用于位移，但具有大得多的范围)。此类经压缩的位移基于有效位移是存储器访问的粒度的倍数的假设，并且由此地址偏移的冗余低阶比特不需要被编码。换句话说，位移因数字段662b替代传统x86指令集8比特位移。由此，位移因数字段662b以与x86指令集8比特位移相同的方式被编码(因此，在modrm/sib编码规则中没有变化)，唯一的不同在于，将disp8超载至disp8*n。换句话说，在编码规则或编码长度方面没有变化，而仅在有硬件对位移值的解释方面有变化(这需要将位移按比例缩放存储器操作对象的大小以获得字节式地址偏移)。立即数字段672如先前所述地操作。完整操作码字段
[0115]
图7b是图示根据本发明的一个实施例的构成完整操作码字段674的具有专用向量友好指令格式700的字段的框图。具体地，完整操作码字段674包括格式字段640、基础操作字段642和数据元素宽度(w)字段664。基础操作字段642包括前缀编码字段725、操作码映射字段715和实操作码字段730。寄存器索引字段
[0116]
图7c是图示根据本发明的一个实施例的构成寄存器索引字段644的具有专用向量友好指令格式700的字段的框图。具体地，寄存器索引字段644包括rex字段705、rex’字段710、modr/m.reg字段744、modr/m.r/m字段746、vvvv字段720、xxx字段754和bbb字段756。扩充操作字段
[0117]
图7d是图示根据本发明的一个实施例的构成扩充操作字段650的具有专用向量友好指令格式700的字段的框图。当类(u)字段668包含0时，它表明evex.u0(a类668a)；当它包含1时，它表明evex.u1(b类668b)。当u＝0且mod字段742包含11(表明无存储器访问操作)时，α字段652(evex字节3，比特[7]
–
eh)被解释为rs字段652a。当rs字段652a包含1(舍入652a.1)时，β字段654(evex字节3，比特[6:4]
–
sss)被解释为舍入控制字段654a。舍入控制字段654a包括一比特sae字段656和两比特舍入操作字段658。当rs字段652a包含0(数据变换652a.2)时，β字段654(evex字节3，比特[6:4]
–
sss)被解释为三比特数据变换字段654b。当u＝0且mod字段742包含00、01或10(表明存储器访问操作)时，α字段652(evex字节3，比特[7]
–
eh)被解释为驱逐提示(eh)字段652b，并且β字段654(evex字节3，比特[6:4]
–
sss)被解
释为三比特数据操纵字段654c。
[0118]
当u＝1时，α字段652(evex字节3，比特[7]
–
eh)被解释为写入掩码控制(z)字段652c。当u＝1且mod字段742包含11(表明无存储器访问操作)时，β字段654的一部分(evex字节3，比特[4]
–
s0)被解释为rl字段657a；当它包含1(舍入657a.1)时，β字段654的其余部分(evex字节3，比特[6-5]
–s2-1
)被解释为舍入操作字段659a，而当rl字段657a包含0(vsize 657.a2)时，β字段654的其余部分(evex字节3，比特[6-5]-s
2-1
)被解释为向量长度字段659b(evex字节3，比特[6-5]
–
l
1-0
)。当u＝1且mod字段742包含00、01或10(表明存储器访问操作)时，β字段654(evex字节3，比特[6:4]
–
sss)被解释为向量长度字段659b(evex字节3，比特[6-5]
–
l
1-0
)和广播字段657b(evex字节3，比特[4]
–
b)。示例性寄存器体系结构
[0119]
图8是根据本发明的一个实施例的寄存器体系结构800的框图。在所图示的实施例中，有32个512比特宽的向量寄存器810；这些寄存器被引用为zmm0到zmm31。较低的16个zmm寄存器的较低阶256个比特覆盖(overlay)在寄存器ymm0-16上。较低的16个zmm寄存器的较低阶128个比特(ymm寄存器的较低阶128个比特)覆盖在寄存器xmm0-15上。专用向量友好指令格式700对这些被覆盖的寄存器堆操作，如在以下表格中所图示。
[0120]
换句话说，向量长度字段659b在最大长度与一个或多个其他较短长度之间进行选择，其中每一个此类较短长度是前一长度的一半，并且不具有向量长度字段659b的指令模板在最大向量长度上操作。此外，在一个实施例中，专用向量友好指令格式700的b类指令模板对紧缩(packed)或标量单/双精度浮点数据以及紧缩或标量整数数据操作。标量操作是对zmm/ymm/xmm寄存器中的最低阶数据元素位置执行的操作；取决于实施例，较高阶数据元素位置要么保持与在指令之前相同，要么归零。
[0121]
写入掩码寄存器815——在所图示的实施例中，存在8个写入掩码寄存器(k0至k7)，每一写入掩码寄存器的大小是64比特。在替代实施例中，写入掩码寄存器815的大小是16比特。如先前所述，在本发明的一个实施例中，向量掩码寄存器k0无法用作写入掩码；当将正常指示k0的编码用作写入掩码时，它选择硬连线的写入掩码0xffff，从而有效地禁止写入掩蔽用于那个指令。
[0122]
通用寄存器825——在所示出的实施例中，有十六个64比特通用寄存器，这些寄存器与现有的x86寻址模式一起使用以对存储器操作对象寻址。这些寄存器通过名称rax、rbx、rcx、rdx、rbp、rsi、rdi、rsp以及r8到r15来引用。
[0123]
标量浮点栈寄存器堆(x87栈)845，在其上面重叠了mmx紧缩整数平坦寄存器堆850——在所图示的实施例中，x87栈是用于使用x87指令集扩展来对32/64/80比特浮点数据执行标量浮点操作的八元素栈；而使用mmx寄存器来对64比特紧缩整数数据执行操作，以及为在mmx与xmm寄存器之间执行的一些操作保存操作对象。
[0124]
本发明的替代实施例可以使用更宽的或更窄的寄存器。另外，本发明的替代实施例可以使用更多、更少或不同的寄存器堆和寄存器。示例性核心体系结构、处理器和计算机体系结构
[0125]
处理器核心能以不同方式、出于不同的目的、在不同的处理器中实现。例如，此类核心的实现可以包括：1)旨在用于通用计算的通用有序核心；2)旨在用于通用计算的高性能通用乱序核心；3)旨在主要用于图形和/或科学(吞吐量)计算的专用核心。不同处理器的实现可包括：1)cpu，其包括旨在用于通用计算的一个或多个通用有序核心和/或旨在用于通用计算的一个或多个通用乱序核心；以及2)协处理器，其包括旨在主要用于图形和/或科学(吞吐量)的一个或多个专用核心。此类不同的处理器导致不同的计算机系统体系结构，这些计算机系统体系结构可包括：1)在与cpu分开的芯片上的协处理器；2)在与cpu相同的封装中但在分开的管芯上的协处理器；3)与cpu在相同管芯上的协处理器(在该情况下，此类协处理器有时被称为专用逻辑或被称为专用核心，该专用逻辑诸如，集成图形和/或科学(吞吐量)逻辑)；以及4)片上系统，其可以将所描述的cpu(有时被称为(一个或多个)应用核心或(一个或多个)应用处理器)、以上描述的协处理器和附加功能包括在同一管芯上。接着描述示例性核心体系结构，随后描述示例性处理器和计算机体系结构。示例性核心体系结构有序和乱序核心框图
[0126]
图9a是图示根据本发明的各实施例的示例性有序管线和示例性的寄存器重命名的乱序发出/执行管线的框图。图9b是示出根据本发明的各实施例的要包括在处理器中的有序体系结构核心的示例性实施例和示例性的寄存器重命名的乱序发出/执行体系结构核心的框图。图9a-图9b中的实线框图示有序管线和有序核心，而虚线框的可选增加图示寄存器重命名的、乱序发出/执行管线和核心。考虑到有序方面是乱序方面的子集，将描述乱序方面。
[0127]
在图9a中，处理器管线900包括取得(fetch)级902、长度解码阶段904、解码阶段906、分配阶段908、重命名阶段910、调度(也被称为调遣或发出)级912、寄存器读取/存储器读取阶段914、执行阶段916、写回/存储器写入阶段918、异常处置阶段922和提交阶段924。
[0128]
图9b示出处理器核心990，该处理器核心990包括前端单元930，该前端单元930耦合到执行引擎单元950，并且前端单元930和执行引擎单元950两者都耦合到存储器单元970。核心990可以是精简指令集计算(reduced instruciton set computing，risc)核心、复杂指令集计算(complex instruction set computing，cisc)核心、超长指令字(very long instruction word，vliw)核心、或混合或替代的核心类型。作为又一选项，核心990可以是专用核心，诸如例如，网络或通信核心、压缩引擎、协处理器核心、通用计算图形处理单
元(general purpose computing graphics processing unit，gpgpu)核心、图形核心，等等。
[0129]
前端单元930包括分支预测单元932，该分支预测单元932耦合到指令缓存单元934，该指令缓存单元934耦合到指令转译后备缓冲器(translation loodaside buffer，tlb)936，该指令转译后备缓冲器936耦合到指令取得单元938，该指令取得单元938耦合到解码单元940。解码单元940(或解码器)可对指令解码，并且生成从原始指令解码出的、或以其他方式反映原始指令的、或从原始指令导出的一个或多个微操作、微代码进入点、微指令、其他指令、或其他控制信号作为输出。解码单元940可使用各种不同的机制来实现。合适机制的示例包括但不限于，查找表、硬件实现、可编程逻辑阵列(programmable logic array，pla)、微代码只读存储器(read only memory，rom)等。在一个实施例中，核心990包括存储用于某些宏指令的微代码的微代码rom或其他介质(例如，在解码单元940中，或以其他方式在前端单元930内)。解码单元940耦合到执行引擎单元950中的重命名/分配器单元952。
[0130]
执行引擎单元950包括重命名/分配器单元952，该重命名/分配器单元952耦合到引退单元954和一个或多个调度器单元的集合956。(一个或多个)调度器单元956表示任何数量的不同调度器，包括预留站、中央指令窗等。(一个或多个)调度器单元956耦合到(一个或多个)物理寄存器堆单元958。(一个或多个)物理寄存器堆单元958中的每一个物理寄存器堆单元表示一个或多个物理寄存器堆，其中不同的物理寄存器堆存储一种或多种不同的数据类型，诸如，标量整数、标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点，状态(例如，作为要执行的下一个指令的地址的指令指针)等等。在一个实施例中，(一个或多个)物理寄存器堆单元958包括向量寄存器单元、写入掩码寄存器单元和标量寄存器单元。这些寄存器单元可以提供体系结构向量寄存器、向量掩码寄存器和通用寄存器。(一个或多个)物理寄存器堆单元958由引退单元954重叠，以图示可实现寄存器重命名和乱序执行的各种方式(例如，使用(一个或多个)重排序缓冲器和(一个或多个)引退寄存器堆；使用(一个或多个)未来的堆、(一个或多个)历史缓冲器、(一个或多个)引退寄存器堆；使用寄存器图谱和寄存器池，等等)。引退单元954和(一个或多个)物理寄存器堆单元958耦合到(一个或多个)执行集群960。(一个或多个)执行集群960包括一个或多个执行单元的集合962以及一个或多个存储器访问单元的集合964。执行单元962可执行各种操作(例如，移位、加法、减法、乘法)并可对各种数据类型(例如，标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点)执行。尽管一些实施例可以包括专用于特定功能或功能集合的多个执行单元，但是其他实施例可包括仅一个执行单元或全都执行所有功能的多个执行单元。(一个或多个)调度器单元956、(一个或多个)物理寄存器堆单元958和(一个或多个)执行集群960示出为可能有多个，因为某些实施例为某些类型的数据/操作创建分开的管线(例如，标量整数管线、标量浮点/紧缩整数/紧缩浮点/向量整数/向量浮点管线，和/或各自具有其自身的调度器单元、(一个或多个)物理寄存器堆单元和/或执行集群的存储器访问管线——并且在分开的存储器访问管线的情况下，实现其中仅该管线的执行集群具有(一个或多个)存储器访问单元964的某些实施例)。还应当理解，在使用分开的管线的情况下，这些管线中的一个或多个可以是乱序发出/执行，并且其余管线可以是有序的。
[0131]
存储器访问单元的集合964耦合到存储器单元970，该存储器单元970包括数据tlb
单元972，该数据tlb单元972耦合到数据缓存单元974，该数据缓存单元974耦合到第二级(l2)缓存单元976。在一个示例性实施例中，存储器访问单元964可包括加载单元、存储地址单元和存储数据单元，其中的每一个均耦合到存储器单元970中的数据tlb单元972。指令缓存单元934还耦合到存储器单元970中的第二级(l2)缓存单元976。l2缓存单元976耦合到一个或多个其他级别的缓存，并最终耦合到主存储器。
[0132]
作为示例，示例性寄存器重命名的乱序发出/执行核心体系结构可如下所述地实现管线900：1)指令取得938执行取得阶段902和长度解码阶段904；2)解码单元940执行解码阶段906；3)重命名/分配器单元952执行分配阶段908和重命名阶段910；4)(一个或多个)调度器单元956执行调度阶段912；5)(一个或多个)物理寄存器堆单元958和存储器单元970执行寄存器读取/存储器读取阶段914；执行集群960执行执行阶段916；6)存储器单元970和(一个或多个)物理寄存器堆单元958执行写回/存储器写入阶段918；7)各单元可牵涉到异常处置阶段922；以及8)引退单元954和(一个或多个)物理寄存器堆单元958执行提交阶段924。
[0133]
核心990可支持一个或多个指令集(例如，x86指令集(具有已与较新版本一起添加的一些扩展)；加利福尼亚州桑尼维尔市的mips技术公司的mips指令集；加利福尼亚州桑尼维尔市的arm控股公司的arm指令集(具有诸如neon的可选的附加扩展))，其中包括本文中描述的(一个或多个)指令。在一个实施例中，核心990包括用于支持紧缩数据指令集扩展(例如，avx1、avx2)的逻辑，由此允许使用紧缩数据来执行由许多多媒体应用使用的操作。
[0134]
应当理解，核心可支持多线程化(执行两个或更多个并行的操作或线程的集合)，并且可以按各种方式来完成该多线程化，各种方式包括时分多线程化、同时多线程化(其中单个物理核心为物理核心正在同时多线程化的线程中的每一个线程提供逻辑核心)、或其组合(例如，时分取得和解码以及此后的诸如超线程化技术中的同时多线程化)。
[0135]
尽管在乱序执行的上下文中描述了寄存器重命名，但应当理解，可以在有序体系结构中使用寄存器重命名。尽管所图示的处理器的实施例还包括分开的指令和数据缓存单元934/974以及共享的l2缓存单元976，但是替代实施例可以具有用于指令和数据两者的单个内部缓存，诸如例如，第一级(l1)内部缓存或多个级别的内部缓存。在一些实施例中，该系统可包括内部缓存和在核心和/或处理器外部的外部缓存的组合。或者，所有缓存都可以在核心和/或处理器的外部。具体的示例性有序核心体系结构
[0136]
图10a-图10b图示更具体的示例性有序核心体系结构的框图，该核心将是芯片中的若干逻辑块(包括相同类型和/或不同类型的其他核心)中的一个逻辑块。取决于应用，逻辑块通过高带宽互连网络(例如，环形网络)与一些固定的功能逻辑、存储器i/o接口和其他必要的i/o逻辑进行通信。
[0137]
图10a是根据本发明的实施例的单个处理器核心以及它至管芯上互连网络1002的连接及其第二级(l2)缓存的本地子集1004的框图。在一个实施例中，指令解码器1000支持具有紧缩数据指令集扩展的x86指令集。l1缓存1006允许对进入标量和向量单元中的、对缓存存储器的低等待时间访问。尽管在一个实施例中(为了简化设计)，标量单元1008和向量单元1010使用分开的寄存器集合(分别为标量寄存器1012和向量寄存器1014)，并且在这些寄存器之间传输的数据被写入到存储器，并随后从第一级(l1)缓存1006读回，但是本发明
的替代实施例可以使用不同的方法(例如，使用单个寄存器集合或包括允许数据在这两个寄存器堆之间传输而无需被写入和读回的通信路径)。
[0138]
l2缓存的本地子集1004是全局l2缓存的一部分，该全局l2缓存被划分成多个分开的本地子集，每个处理器核心一个本地子集。每个处理器核心具有到其自身的l2缓存的本地子集1004的直接访问路径。由处理器核心读取的数据被存储在其l2缓存子集1004中，并且可以与其他处理器核心访问其自身的本地l2缓存子集并行地被快速访问。由处理器核心写入的数据被存储在其自身的l2缓存子集1004中，并在必要的情况下从其他子集转储清除。环形网络确保共享数据的一致性。环形网络是双向的，以允许诸如处理器核心、l2缓存和其他逻辑块之类的代理在芯片内彼此通信。每个环形数据路径为每个方向1012比特宽。
[0139]
图10b是根据本发明的实施例的图10a中的处理器核心的一部分的展开图。图10b包括l1缓存1004的l1数据缓存1006a部分，以及关于向量单元1010和向量寄存器1014的更多细节。具体地，向量单元1010是16宽向量处理单元(vpu)(见16宽alu 1028)，该单元执行整数、单精度浮点以及双精度浮点指令中的一个或多个。该vpu通过混合单元1020支持对寄存器输入的混合，通过数值转换单元1022a-b支持数值转换，并且通过复制单元1024支持对存储器输入的复制。写入掩码寄存器1026允许谓词所得的向量写入。
[0140]
图11是根据本发明的实施例的可具有多于一个的核心、可具有集成存储器控制器、以及可具有集成图形器件的处理器1100的框图。图11中的实线框图示具有单个核心1102a、系统代理1110、一个或多个总线控制器单元的集合1116的处理器1100，而虚线框的可选增加图示具有多个核心1102a-n、系统代理单元1110中的一个或多个集成存储器控制器单元的集合1114以及专用逻辑1108的替代处理器1100。
[0141]
因此，处理器1100的不同实现可包括：1)cpu，其中专用逻辑1108是集成图形和/或科学(吞吐量)逻辑(其可包括一个或多个核心)，并且核心1102a-n是一个或多个通用核心(例如，通用有序核心、通用乱序核心、这两者的组合)；2)协处理器，其中核心1102a-n是旨在主要用于图形和/或科学(吞吐量)的大量专用核心；以及3)协处理器，其中核心1102a-n是大量通用有序核心。因此，处理器1100可以是通用处理器、协处理器或专用处理器，诸如例如，网络或通信处理器、压缩引擎、图形处理器、gpgpu(general purpose graphics processing unit，通用图形处理单元)、高吞吐量的集成众核(many integrated core，mic)协处理器(包括30个或更多核心)、嵌入式处理器，等等。该处理器可以被实现在一个或多个芯片上。处理器1100可以是一个或多个基板的一部分，和/或可使用多种工艺技术(诸如例如，bicmos、cmos、或nmos)中的任何技术被实现在一个或多个基板上。
[0142]
存储器层次体系包括核心内的一个或多个级别的缓存、一个或多个共享缓存单元的集合1106、以及耦合到集成存储器控制器单元的集合1114的外部存储器(未示出)。共享缓存单元的集合1106可包括一个或多个中间级别的缓存，诸如，第二级(l2)、第三级(l3)、第四级(l4)或其他级别的缓存、最后一级缓存(last level cache，llc)和/或以上各项的组合。虽然在一个实施例中，基于环的互连单元1112将集成图形逻辑1108、共享缓存单元的集合1106以及系统代理单元1110/(一个或多个)集成存储器控制器单元1114互连，但是替代实施例可使用任何数量的公知技术来互连此类单元。在一个实施例中，在一个或多个缓存单元1106与核心1102a-n之间维持一致性。
[0143]
在一些实施例中，一个或多个核心1102a-n能够实现多线程化。系统代理1110包括
协调和操作核心1102a-n的那些组件。系统代理单元1110可包括例如功率控制单元(power control unit，pcu)和显示单元。pcu可以是对核心1102a-n以及集成图形逻辑1108的功率状态进行调节所需的逻辑和组件，或可包括这些逻辑和组件。显示单元用于驱动一个或多个外部连接的显示器。
[0144]
核心1102a-n在体系结构指令集方面可以是同构的或异构的；即，核心1102a-n中的两个或更多个核心可能能够执行相同的指令集，而其他核心可能能够执行该指令集的仅仅子集或不同的指令集。示例性计算机体系结构
[0145]
图12-15是示例性计算机体系结构的框图。本领域中已知的对膝上型设备、台式机、手持pc、个人数字助理、工程工作站、服务器、网络设备、网络集线器、交换机、嵌入式处理器、数字信号处理器(digital signal processor，dsp)、图形设备、视频游戏设备、机顶盒、微控制器、蜂窝电话、便携式媒体播放器、手持设备以及各种其他电子设备的其他系统设计和配置也是合适的。一般地，能够包含如本文中所公开的处理器和/或其他执行逻辑的各种各样的系统或电子设备一般都是合适的。
[0146]
现在参考图12，所示出的是根据本发明一个实施例的系统1200的框图。系统1200可以包括一个或多个处理器1210、1215，这些处理器耦合到控制器中枢1220。在一个实施例中，控制器中枢1220包括图形存储器控制器中枢(graphics memory controller hub，gmch)1290和输入/输出中枢(input/output hub，ioh)1250(其可以在分开的芯片上)；gmch 1290包括存储器和图形控制器，存储器1240和协处理器1245耦合到该存储器和图形控制器；ioh 1250将输入/输出(input/output，i/o)设备1260耦合到gmch 1290。或者，存储器和图形控制器中的一个或这两者被集成在(如本文中所描述的)处理器内，存储器1240和协处理器1245直接耦合到处理器1210，并且控制器中枢1220与ioh 1250处于单个芯片中。
[0147]
附加的处理器1215的可选性在图12中通过虚线来表示。每一处理器1210、1215可包括本文中描述的处理核心中的一个或多个，并且可以是处理器1100的某一版本。
[0148]
存储器1240可以是例如动态随机存取存储器(dynamic random memory，dram)、相变存储器(phase change memory，pcm)或这两者的组合。对于至少一个实施例，控制器中枢1220经由诸如前端总线(frontside bus，fsb)之类的多点分支(multi-drop)总线、诸如快速路径互连(quickpath interconnect，qpi)之类的点到点接口、或者类似的连接1295来与(一个或多个)处理器1210、1215进行通信。
[0149]
在一个实施例中，协处理器1245是专用处理器，诸如例如，高吞吐量mic处理器、网络或通信处理器、压缩引擎、图形处理器、gpgpu、嵌入式处理器，等等。在一个实施例中，控制器中枢1220可以包括集成图形加速器。
[0150]
在物理资源1210、1215之间可以存在包括体系结构、微体系结构、热、功耗特性等一系列品质度量方面的各种差异。
[0151]
在一个实施例中，处理器1210执行控制一般类型的数据处理操作的指令。嵌入在这些指令内的可以是协处理器指令。处理器1210将这些协处理器指令识别为具有应当由附连的协处理器1245执行的类型。因此，处理器1210在协处理器总线或者其他互连上将这些协处理器指令(或者表示协处理器指令的控制信号)发出到协处理器1245。(一个或多个)协处理器1245接受并执行所接收的协处理器指令。
[0152]
现在参见图13，所示出的是根据本发明的实施例的第一更具体的示例性系统1300的框图。如图13中所示，多处理器系统1300是点到点互连系统，并且包括经由点到点互连1350耦合的第一处理器1370和第二处理器1380。处理器1370和1380中的每一个都可以是处理器1100的某一版本。在本发明的一个实施例中，处理器1370和1380分别是处理器1210和1215，而协处理器1338是协处理器1245。在另一实施例中，处理器1370和1380分别是处理器1210和协处理器1245。
[0153]
处理器1370和1380示出为分别包括集成存储器控制器(integrated memory controller，imc)单元1372和1382。处理器1370还包括作为其总线控制器单元的一部分的点到点(point-to-point，p-p)接口1376和1378；类似地，第二处理器1380包括p-p接口1386和1388。处理器1370、1380可以经由使用点到点(p-p)接口电路1378、1388的p-p接口1350来交换信息。如图13中所示，imc 1372和1382将处理器耦合到相应的存储器，即存储器1332和存储器1334，这些存储器可以是本地附连到相应处理器的主存储器的部分。
[0154]
处理器1370、1380可各自经由使用点到点接口电路1376、1394、1386、1398的各个p-p接口1352、1354来与芯片组1390交换信息。芯片组1390可以可选地经由高性能接口1339来与协处理器1338交换信息。在一个实施例中，协处理器1338是专用处理器，诸如例如，高吞吐量mic处理器、网络或通信处理器、压缩引擎、图形处理器、gpgpu、嵌入式处理器，等等。
[0155]
共享缓存(未示出)可被包括在任一处理器中，或在这两个处理器的外部但经由p-p互连与这些处理器连接，使得如果处理器被置于低功率模式，则任一个或这两个处理器的本地缓存信息可被存储在共享缓存中。
[0156]
芯片组1390可以经由接口1396耦合到第一总线1316。在一个实施例中，第一总线1316可以是外围组件互连(peripheral component interconnect，pci)总线或诸如pci快速(pci express)总线或另一第三代i/o互连总线之类的总线，但是本发明的范围不限于此。
[0157]
如图13中所示，各种i/o设备1314可连同总线桥1318一起耦合到第一总线1316，该总线桥1318将第一总线1316耦合到第二总线1320。在一个实施例中，诸如协处理器、高吞吐量mic处理器、gpgpu、加速器(诸如例如，图形加速器或数字信号处理(dsp)单元)、现场可编程门阵列或任何其他处理器的一个或多个附加处理器1315耦合到第一总线1316。在一个实施例中，第二总线1320可以是低引脚数(low pin count，lpc)总线。在一个实施例中，各种设备可耦合到第二总线1320，这些设备包括例如键盘和/或鼠标1322、通信设备1327以及存储单元1328，该存储单元1328诸如可包括指令/代码和数据1330的盘驱动器或者其他大容量存储设备。此外，音频i/o 1324可以被耦合到第二总线1320。注意，其他体系结构是可能的。例如，代替图13的点到点体系结构，系统可以实现多分支总线或其他此类体系结构。
[0158]
现在参考图14，示出的是根据本发明的实施例的第二更具体的示例性系统1400的框图。图13和14中的类似元件使用类似的附图标记，并且从图14中省略了图13的某些方面以避免混淆图14的其他方面。
[0159]
图14图示处理器1370、1380可分别包括集成存储器和i/o控制逻辑(“control logic，cl”)1372和1382。因此，cl 1372、1382包括集成存储器控制器单元，并包括i/o控制逻辑。图14图示不仅存储器1332、1334耦合到cl 1372、1382，而且i/o设备1414也耦合到控制逻辑1372、1382。传统i/o设备1415被耦合到芯片组1390。
access memory，sram)的随机存取存储器(random access memory，ram)、可擦除可编程只读存储器(erasable programmable read-only memories，eprom)、闪存、电可擦除可编程只读存储器(electrically erasable programmable read-only memory，eeprom)；相变存储器(phase change memory，pcm)；磁卡或光卡；或适于存储电子指令的任何其他类型的介质。
[0167]
因此，本发明的实施例还包括非暂态的有形机器可读介质，该介质包含指令或包含设计数据，诸如硬件描述语言(hardware description language，hdl)，它定义本文中描述的结构、电路、装置、处理器和/或系统特征。这些实施例也被称为程序产品。仿真(包括二进制转译、代码变形等)
[0168]
在一些情况下，指令转换器可用于将指令从源指令集转换至目标指令集。例如，指令转换器可以将指令转译(例如，使用静态二进制转译、包括动态编译的动态二进制转译)、变形、仿真或以其他方式转换成要由核心处理的一个或多个其他指令。指令转换器可以用软件、硬件、固件、或其组合来实现。指令转换器可以在处理器上、在处理器外、或者部分在处理器上且部分在处理器外。
[0169]
图16是根据本发明的实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。在所图示的实施例中，指令转换器是软件指令转换器，但替代地，该指令转换器可以用软件、固件、硬件或其各种组合来实现。图16示出可使用x86编译器1604来编译高级语言1602形式的程序，以生成可由具有至少一个x86指令集核心的处理器1616原生执行的x86二进制代码1606。具有至少一个x86指令集核心的处理器1616表示通过兼容地执行或以其他方式处理以下各项来执行与具有至少一个x86指令集核心的英特尔处理器基本相同的功能的任何处理器：1)英特尔x86指令集核心的指令集的实质部分，或2)目标为在具有至少一个x86指令集核心的英特尔处理器上运行以便取得与具有至少一个x86指令集核心的英特尔处理器基本相同的结果的应用或其他软件的目标代码版本。x86编译器1604表示可操作用于生成x86二进制代码1606(例如，目标代码)的编译器，该二进制代码可通过或不通过附加的链接处理在具有至少一个x86指令集核心的处理器1616上执行。类似地，图16示出可以使用替代的指令集编译器1608来编译高级语言1602形式的程序，以生成可以由不具有至少一个x86指令集核心的处理器1614(例如，具有执行加利福尼亚州桑尼维尔市的mips技术公司的mips指令集、和/或执行加利福尼亚州桑尼维尔市的arm控股公司的arm指令集的核心的处理器)原生执行的替代的指令集二进制代码1610。指令转换器1612用于将x86二进制代码1606转换成可以由不具有x86指令集核心的处理器1614原生执行的代码。该转换后的代码不大可能与替代的指令集二进制代码1610相同，因为能够这样做的指令转换器难以制造；然而，转换后的代码将完成一般操作，并且由来自替代指令集的指令构成。因此，指令转换器1612通过仿真、模拟或任何其他过程来表示允许不具有x86指令集处理器或核心的处理器或其他电子设备执行x86二进制代码1606的软件、固件、硬件或其组合。
[0170]
以下示例涉及进一步的实施例。
[0171]
在一个示例中，一种装置包括：访问控制电路，用于接收涉及存储装置的存储器事务，该存储器事务具有请求方id和密钥id，该访问控制电路用于至少部分地基于请求方id和密钥id执行针对存储器事务的密码技术；第一存储器，用于存储访问控制数据结构，该访
问控制数据结构具有多个条目，每个条目用于存储请求方id和至少一个密钥id；以及密码电路，耦合至访问控制电路，该密码电路用于至少部分地基于密钥id对与存储器事务相关联的数据执行密码操作；其中，该装置包括耦合在存储装置与加速器之间的内联引擎，该内联引擎用于将经解密的数据提供给加速器，该存储装置用于存储经加密的数据。
[0172]
在示例中，该装置进一步包括结构，该结构包括内联引擎，该结构用于耦合cpu、存储装置和加速器。
[0173]
在示例中，访问控制电路响应于来自cpu的第一命令、响应于用于使访问控制电路配置访问控制数据结构的第一指令而用于存储第一条目，该第一条目具有第一请求方id和至少一个第一密钥id。
[0174]
在示例中，内联引擎包括处理器，该处理器用于处理存储器事务的命令，并将请求方id和所述密钥id发送到访问控制电路。
[0175]
在示例中，访问控制电路响应于来自cpu的第二命令而用于将密码电路配置成用于根据与第一密钥id相关联的第一密钥执行第一密码模式，其中，第一密钥id与加速器相关联。
[0176]
在示例中，根据具有第一命令编码的第二命令，内联引擎用于接收并存储第一密钥，该第一密钥由在cpu上执行的应用生成。
[0177]
在示例中，根据具有第二命令编码的第二命令的另一实例化，内联引擎用于清除第一密钥，并将默认存储器加密行为与第一密钥id相关联。
[0178]
在示例中，根据具有第三命令编码的第二命令，内联引擎用于接收并存储第一密钥，该第一密钥是由cpu生成的短时密钥。
[0179]
在示例中，加速器用于发送从存储装置请求数据的存储器事务，并且响应于存储器事务，内联引擎用于在不涉及cpu的情况下根据使用至少一个密钥id标识的解密算法对数据解密并将经解密的数据引导至加速器。
[0180]
在示例中，该装置进一步包括耦合至访问控制电路的压缩电路，该压缩电路用于至少部分地基于密钥id对与存储器事务相关联的数据执行压缩/解压缩操作。
[0181]
在示例中，访问控制电路响应于来自cpu的第二命令而用于将压缩电路配置成用于响应于第一密钥id来执行第一压缩模式，其中，第一密钥id与加速器相关联。
[0182]
在另一示例中，一种装置包括：访问控制电路，用于接收针对存储装置的存储器事务，该存储器事务具有请求方id和密钥id；第一存储器，用于存储访问控制表，该访问控制表具有多个条目，每个条目用于存储请求方id和至少一个密钥id；以及密码电路，耦合至访问控制电路，该密码电路用于至少部分地基于密钥id对与存储器事务相关联的数据执行密码操作。该装置可以是耦合在存储装置与加速器之间的内联引擎，该内联引擎用于将经解密的数据提供给加速器，该存储装置用于存储经加密的数据。
[0183]
在示例中，该装置进一步包括结构，该结构包括内联引擎，该结构用于耦合cpu、存储装置和加速器。
[0184]
在示例中，访问控制电路用于从cpu接收第一指令，该第一指令用于使访问控制电路配置访问控制表，其中，响应于该第一指令，访问控制表用于存储第一条目，该第一条目具有第一请求方id和至少一个第一密钥id。
[0185]
在示例中，内联引擎包括处理器，该处理器用于处理第一指令的操作码，该第一指
令包括指令集体系结构指令。
[0186]
在示例中，访问控制电路用于从cpu接收第二指令，该第二指令用于使访问控制电路将密码电路配置成用于根据与第一密钥id密钥相关联的第一密钥执行第一密码模式，其中，第一密钥id与加速器相关联。
[0187]
在示例中，根据具有第一命令编码的第二指令，内联引擎用于接收并存储第一密钥，该第一密钥由在cpu上执行的应用生成。
[0188]
在示例中，根据具有第二命令编码的第二指令的另一实例化，内联引擎用于清除第一密钥，并将默认的完全存储器加密行为与第一密钥id相关联。
[0189]
在示例中，根据具有第三命令编码的第二指令，内联引擎用于接收并存储第一密钥，该第一密钥是由cpu生成的短时密钥。
[0190]
在示例中，加速器用于发送从存储装置请求数据的存储器事务，并且响应于存储器事务，内联引擎用于在不涉及cpu的情况下根据使用至少一个密钥id标识的解密算法对数据解密并将经解密的数据引导至加速器。
[0191]
在示例中，该装置进一步包括耦合至访问控制电路的压缩电路，该压缩电路用于至少部分地基于密钥id对与存储器事务相关联的数据执行压缩/解压缩操作。
[0192]
在示例中，访问控制电路用于从cpu接收第二指令，并且响应于该第二指令而用于将压缩电路配置成用于响应于第一密钥id来执行第一压缩模式，其中，第一密钥id与加速器相关联。
[0193]
在另一示例中，一种方法包括：在耦合在存储装置与加速器之间的内联引擎中接收来自加速器的存储器事务，该存储器事务具有用于标识加速器的请求方id并具有密钥id；至少部分地基于密钥id对与存储器事务相关联的数据执行密码操作；以及根据存储器事务将经处理的数据发送到目的地电路。
[0194]
在示例中，该方法进一步包括：经由内联引擎确定请求方针对密钥id是否经授权，并且响应于该确定来执行密码操作；以及如果请求方针对密钥id未经授权，则不执行密码操作，并将中断发送到主机处理器。
[0195]
在示例中，该方法进一步包括：经由内联引擎将多个条目存储在访问控制表中，多个条目中的每个条目用于存储请求方id和至少一个密钥id。
[0196]
在示例中，该方法进一步包括：在系统的cpu中对第一指令解码，该第一指令具有第一操作码、用于标识具有请求方id的位置的第一字段以及用于标识具有密钥id的位置的第二字段，其中，响应于第一指令，该cpu用于使内联引擎将请求方id和密钥id存储在访问控制表的第一条目中。
[0197]
在示例中，该方法进一步包括：在cpu中对第二指令解码，该第二指令具有第二操作码以及用于标识具有编程结构的位置的第一字段，其中，响应于第二指令，cpu用于使内联引擎将该内联引擎的密码电路配置成用于根据编程结构中所包括的密钥来执行密码操作。
[0198]
在另一示例中，包括指令的计算机可读介质用于执行如以上示例中的任一项所述的方法。
[0199]
在进一步的示例中，包括数据的计算机可读介质用于由至少一个机器使用以制造至少一个集成电路来执行如以上示例中的任一项的方法。
[0200]
在更进一步的示例中，设备包括用于执行如以上示例中的任一项所述的方法的装置。
[0201]
在又一示例中，一种系统包括：cpu；加速器，经由结构耦合至cpu；以及存储装置，经由结构耦合至cpu和加速器。cpu可包括用于对指令解码的解码器以及用于执行经解码的指令的执行电路，其中，响应于第一指令，cpu用于与结构的内联引擎通信，该第一指令具有第一操作码、用于标识具有请求方id的位置的第一字段、以及用于标识具有密钥id的位置的第二字段。结构可包括内联引擎，该内联引擎用于对来自存储装置的经加密的数据解密并将经解密的数据提供给加速器，其中，响应于第一指令，内联引擎用于将请求方id和密钥id存储在内联引擎的存储器的第一条目中，该请求方id用于标识加速器。
[0202]
在示例中，内联引擎包括用于对经加密的的数据解密的密码电路以及用于对经解密的数据解压缩的压缩电路。
[0203]
在示例中，cpu响应于第二指令而用于与内联引擎通信，该第二指令具有第二操作码以及用于标识具有编程结构的位置的第一字段，其中，响应于第二指令，内联引擎用于将密码电路配置成用于根据与密钥id相关联的密钥来执行密码技术。
[0204]
在示例中，加速器用于发送从存储装置请求经加密的数据的存储器事务，并且响应于存储器事务，内联引擎用于在不涉及cpu的情况下根据使用密钥id标识的解密算法对经加密的数据解密并将经解密的数据引导至加速器。
[0205]
要理解，以上示例的各种组合是可能的。
[0206]
注意，术语“电路”和“电路系统”在本文中可互换地使用。如本文中所使用，这些术语以及术语“逻辑”用来单独地或以任何组合指代模拟电路系统、数字电路系统、硬连线电路系统、可编程电路系统、处理器电路系统、微控制器电路系统、硬件逻辑电路系统、状态机电路系统和/或任何其他类型的物理硬件组件。实施例可在许多不同类型的系统中使用。例如，在一个实施例中，可以将通信设备布置为用于执行本文中所描述的各种方法和技术。当然，本发明的范围不限于通信设备，并且相反，其他实施例可以涉及用于处理指令的其他类型的装置、或者一种或多种机器可读介质，该机器可读介质包括指令，响应于在计算设备上执行这些指令，这些指令使该设备执行本文中所描述的方法与技术中的一者或多者。
[0207]
尽管已参考有限数量的实现方式描述了本公开，但是受益于本公开的本领域技术人员将从其中理解众多修改和变型。所附权利要求书旨在涵盖所有此类修改和变型。