模块复位电路、复位模组和片上系统芯片复位架构的制作方法

1.本公开涉及芯片技术领域，尤其涉及一种模块复位电路、复位模组和片上系统芯片复位架构。


背景技术：

2.为了处理运行过程中的各种异常事件，相关技术中，soc芯片采用基于全局的复位机制或基于时钟域的复位机制实现对芯片中时序器件的复位，而基于以上的复位机制，当异常发生时，由于很难确定清晰的复位边界，使得固件在芯片运行过程中很难干净的处理异常事件，因此需要复位整个芯片，导致异常处理的效率较低，以及异常处理机制的应用场景的受限。
3.需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。


技术实现要素：

4.本公开的目的在于提供一种模块复位电路、装置、存储设备和计算机片上系统芯片复位架构，至少在一定程度上克服相关技术中异常处理的效率较低以及异常处理机制的应用场景的问题。
5.本公开的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本公开的实践而习得。
6.根据本公开的一个方面，提供一种模块复位电路，包括：信号接收单元，用于接收对功能模块中的异常时序器件的复位配置信号，并输出对应的触发信号；第一信号生成单元，与所述信号接收单元电连接，用于基于所述触发信号生成空闲idle信号，所述idle信号用于配置出关闭信号，所述关闭信号用于关闭所述异常时序器件的时钟信号以及与所述异常时序器件的时钟信号处于同一个时钟域内的其它时钟信号；第二信号生成单元，与所述信号接收单元电连接，用于基于所述触发信号生成复位使能信号；运算单元，与所述第二信号生成单元电连接，用于基于所述复位使能信号进行运算，基于运算结果生成基于功能模块的复位信号，所述基于功能模块的复位信号用于对所述功能模块中的异常时序器件进行复位。
7.在本公开的一个实施例中，所述信号接收单元包括：同步脉冲发生器，用于接收所述复位配置信号，并将所述复位配置信号配置为同步脉冲；计数器，与所述同步脉冲发生器电连接，用于基于所述同步脉冲进行计数，并在计数数值达到阈值时，输出所述触发信号。
8.在本公开的一个实施例中，所述第一信号生成单元包括idle信号生成器，所述idle信号生成器与所述计数器电连接，用于基于所述触发信号输出所述idle信号，其中，所述关闭信号在所述idle信号处于高电平状态时配置。
9.在本公开的一个实施例中，所述第二信号生成单元包括复位信号生成器，所述复位信号生成器与所述计数器电连接，用于基于所述触发信号输出所述复位使能信号。
10.在本公开的一个实施例中，所述运算单元包括逻辑与门，所述逻辑与门用于对所述复位使能信号和接收到的基于时钟的复位信号进行与运算，以基于运算结果生成所述基于功能模块的复位信号，其中，所述基于功能模块的复位信号处于低电平状态时，所述异常时序器件进行复位操作。
11.在本公开的一个实施例中，还包括：同步复位单元，与所述复位信号生成器或所述逻辑与门电连接，用于接收所述复位使能信号和所述功能模块中其它时钟域的时钟信号，并基于所述复位使能信号和所述时钟域的时钟信号生成所述功能模块中其它时钟域的时序器件的复位信号。
12.在本公开的一个实施例中，所述复位配置信号包括第一复位配置信号和第二复位配置信号，所述第一复位配置信号用于复位逻辑触发器和可配置触发器；所述第二复位配置信号用于复位所述逻辑触发器。
13.根据本公开的另一个方面，提供一种复位模组，包括：如上述任一项实施例所述的模块复位电路，所述模块复位电路包括第一信号生成单元，所述第一信号生成单元用于生成空闲idle信号；时钟与复位管理模块，与所述模块复位电路电连接，用于接收所述idle信号，并基于所述idle信号生成关闭信号，所述关闭信号用于关闭所述异常时序器件的时钟信号。
14.在本公开的一个实施例中，所述时钟与复位管理模块还用于：向所述模块复位电路输入基于时钟的复位信号；所述模块复位电路还包括运算单元，所述运算单元包括逻辑与门，所述逻辑与门用于对所述复位使能信号和接收到的基于时钟的复位信号进行与运算，以基于运算结果生成基于模块的复位信号，其中，所述基于模块的复位信号处于低电平状态时，所述异常时序器件进行复位操作。
15.根据本公开的再一个方面，提供一种片上系统芯片复位架构，包括：总线；多个处理器，与所述系统总线电连接；如上述实施例所述的复位模组，通过所述系统总线与所述多个处理器电连接。
16.在本公开的一个实施例中，总线超时保护模块，设置在所述系统总线上，并与功能模块电连接，所述总线超时保护模块用于在预设时长内未接收到所述功能模块的响应时，生成假响应信号，并将所述假响应信号发送至所述处理器。
17.在本公开的一个实施例中，所述总线包括ahb总线和axi总线；所述总线超时保护模块包括ahb总线超时保护模块和axi总线超时保护模块。
18.本公开的实施例所提供的地址映射表的处理方案，通过设置模块级的复位电路，生成输入到时序器件的复位使能信号，以基于模块级的复位电路执行模块级的复位机制，基于模块级的复位机制，能够单独复位模块中的异常时序器件，与传统的基于时钟的复位机制相比，在异常处理时能够减少复位模块的数量，并较精确的复位出现异常的模块，进而有利于降低复位操作对soc芯片性能的影响。
19.另外，通过设置模块复位电路，通过基于idle信号配置关闭信号，即在模块级复位信号跳变过程中关掉和本功能模块时钟同步的所有时钟信号，有利于解决同步时钟域中由于部分电路的异步复位导致的异步沿传递的问题，从而不会对复杂soc芯片的时序收敛造成负面影响。
20.应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不
能限制本公开。
附图说明
21.此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
22.图1示出本公开实施例中一种片上系统芯片的架构示意图；
23.图2示出本公开实施例中一种模块复位电路的示意框图；
24.图3示出本公开实施例中一种模块复位电路的电路示意图；
25.图4示出本公开实施例的模块复位电路中的时序信号图；
26.图5示出本公开实施例中一种复位模组的示意图；
27.图6示出本公开实施例中一种复位模组的电路示意图；
28.图7示出本公开实施例中一种片上系统芯片的复位架构示意图。
具体实施方式
29.现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。
30.此外，附图仅为本公开的示意性图解，并非一定是按比例绘制。图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。
31.为了便于理解，下面首先对本技术涉及到的几个名词进行解释。
32.soc(system on chip，系统级芯片，也称片上系统)：是一个有专用目标的集成电路，其中包含完整系统并有嵌入软件的全部内容。
33.ahb(advanced high-performance bus)：先进高性能总线，是一种总线接口。
34.axi(advanced extensible interface)：先进可拓展接口，是一种面向高性能、高带宽、低延迟的片内总线。
35.system bus(系统总线)：包含有三种不同功能的总线，即数据总线db(data bus)、地址总线ab(address bus)和控制总线cb(control bus)。
36.时钟域：指电路中由同一个时钟信号控制的区域，一个时钟域中只能存在一个时钟信号。
37.fsm(finite state mechine，有限状态机)，是表示有限个状态以及在这些状态之间的转移和动作等行为的数学模型。
38.本技术实施例提供的方案涉及存储等技术，具体通过如下实施例进行说明。
39.图1示出了根据本公开实施例的soc芯片系统的示意性框图。
40.如图1所示的soc芯片系统，可以包括：系统总线(包括axi和ahb)，多个cpu(比如cpu0、cpu1和cpu2等)、多个功能模块(比如功能模块1和功能模块2)，以及时钟与复位管理模块，其中，时钟与复位管理模块用于向功能模块输入时钟信号(比如clk0和clk1)以及基于时钟的复位信号(比如clk0_reset和clk1_reset)，在功能模块1出现异常时，需要基于clk0的时钟域的复位，该复位方式导致功能模块2也需要进行复位。
41.为了实现至针对某一功能模块的复位，图2示出本公开实施例中一种模块复位电路的示意框图。
42.如图2所示，根据本公开的一个实施例的模块复位电路200，具体包括：
43.信号接收单元202，用于接收对功能模块中的异常时序器件的复位配置信号，并输出对应的触发信号。
44.其中，对功能模块中的异常时序器件的复位配置信号可以为由处理器发送的复位配置信号，在检测到具有异常时序器件时，处理器向负载对该异常时序器件进行复位的信号接收模块输入该复位配置信号，并对复位配置信号进行相应的处理，得到触发信号。
45.另外，以soc芯片为例，基于不同的功能，功能模块可以包括管理电源的模块、通信模块、计算模块等，以计算模块中的数字电路模块为例，其中的时序器件主要包括寄存器和组合逻辑电路。
46.第一信号生成单元204，与信号接收单元202电连接，用于基于触发信号生成空闲idle信号，idle信号用于配置出关闭信号，关闭信号用于关闭异常时序器件的时钟信号以及与异常时序器件的时钟信号处于同一个时钟域内的其它时钟信号。
47.其中，第一信号生成单元204用于基于接收到的触发信号生成idle信号，idle信号具体为由低电平切换至高电平状态的状态信号，通过将idle信号输出到时钟信号的管理模块，具体可以为下述的时钟与复位管理模块，由管理模块控制关闭异常时序器件的时钟信号以及与异常时序器件的时钟信号处于同一个时钟域内的其它时钟信号，即该时钟域下的所有时钟信号，这样能够将与该功能模块处于同一时钟域的其它功能模块的时钟信号关闭，由于没有时钟信号传递到其它功能模块，即便其它功能模块接收到异步信号也不会出现问题，从而能够不给soc芯片造成额外的时序收敛负担。
48.第二信号生成单元206，与信号接收单元202电连接，用于基于触发信号生成复位使能信号。
49.其中，第二信号生成单元206基于接收到的触发信号则可生成对应的运算单元208，与第二信号生成单元206电连接，用于基于复位使能信号进行运算，基于运算结果生成基于功能模块的复位信号，基于功能模块的复位信号用于对功能模块中的异常时序器件进行复位。
50.其中，本领域的技术人员能够理解的是，上述的单元中，除了生成idle信号的第一信号生成单元，其它的单元数量可以对应于需要恢复的时序器件的组数，比如，功能模块中具有两组时序器件，则对应具有两个信号接收单元、两个第二信号生成单元和两个运算单元。
51.在该实施例中，通过设置模块级的复位电路，生成输入到时序器件的复位使能信号，以基于模块级的复位电路执行模块级的复位机制，基于模块级的复位机制，能够单独复位模块中的异常时序器件，与传统的基于时钟的复位机制相比，在异常处理时能够减少复
位模块的数量，并较精确的复位出现异常的模块，进而有利于降低复位操作对soc芯片性能的影响。
52.另外，通过设置模块复位电路，通过基于idle信号配置关闭信号，即在模块级复位信号跳变过程中关掉和本功能模块时钟同步的所有时钟信号，有利于解决同步时钟域中由于部分电路的异步复位导致的异步沿传递的问题，从而不会对复杂soc芯片的时序收敛造成负面影响。
53.如图3所示，在本公开的一个实施例中，信号接收单元202包括：
54.同步脉冲发生器sync_pulse，用于接收复位配置信号，并将复位配置信号配置为同步脉冲。
55.其中，同步脉冲发生器sync_pulse用于保证复位电路的收发两端能够保持一致性。
56.计数器(rst1_op_cnt和rst2_op_cnt)，与同步脉冲发生器电连接，用于基于同步脉冲进行计数，并在计数数值达到阈值时，输出触发信号。
57.其中，如图3所示，计数器还用于接收外部输入的计数阈值gate_thrsh，通过对同步脉冲进行计数，在检测到技术数值达到计数阈值时，输出对应的触发信号，以触发执行复位操作。
58.在该实施例中，通过在信号接收模块中配置同步脉冲发生器和计数器，有利于保证信号接收单元输出的触发信号的时效性和可靠性。
59.如图3所示，在本公开的一个实施例中，第一信号生成单元包括idle信号生成器idle gen，idle信号生成器idle gen与计数器电连接，用于基于触发信号输出idle信号，其中，关闭信号在idle信号处于高电平状态时配置。
60.其中，idle信号生成器具体为能够将低电平拉高的器件。
61.在该实施例中，通过配置idle信号生成器，以响应触发信号生成高电平idle信号，将idle信号输入到用于管理功能模块的管理模块中，以使管理模块基于idle信号生成用于关闭对同步时钟域中的时钟信号，以防止部分电路的异步复位导致产生异步沿传递。
62.具体地，当复位操作处于有效状态或无线状态时，基于关闭信号禁用同一时钟域中的其它时钟，这可以使soc易于关闭复位定时，而无需额外成本，作为一种优选的实施方式，可以采用与模块复位电路连接的时钟与复位管理模块来基于idle信号生成关闭信号，以基于关闭信号禁用同一时钟域中的其它时钟。
63.如图3所示，在本公开的一个实施例中，第二信号生成单元包括复位信号生成器(rst1_n_vld gen和rst2_n_vld gen)，分别基于不同的触发信号，生成对应的的复位使能信号，复位信号生成器与计数器电连接，用于基于触发信号输出复位使能信号。
64.在该实施例中，通过设置复位信号生成器作为第二信号生成单元，基于复位信号生成器生成的复位使能信号能够保证对异常时序器件复位的针对性，以降低本功能模块的复位操作对其它功能模块的影响。
65.如图3所示，在本公开的一个实施例中，运算单元包括第一逻辑与门and1，第一逻辑与门and1用于对复位使能信号和接收到的基于时钟的复位信号进行与运算，以基于运算结果生成基于功能模块的复位信号，其中，基于功能模块的复位信号处于低电平状态时，异常时序器件进行复位操作。
66.在该实施例中，通过设置第一逻辑与门，能够对复位使能信号和接收到的基于时钟的复位信号进行与运算，这样在两种信号均表示复位的情况下，得到基于功能模块的复位信号，而基于功能模块的复位信号能够保证将该模块内的时序器件进行复位处理，从而不需要对同一时钟域内的多个功能模块均进行复位操作，并且基于复位信号，能够使时序器件从错误的状态回到一个正常的状态。
67.在本公开的一个实施例中，还包括：同步复位单元，与复位信号生成器或逻辑与门电连接，用于接收复位使能信号和功能模块中其它时钟域的时钟信号，并基于复位使能信号和时钟域的时钟信号生成功能模块中其它时钟域的时序器件的复位信号。
68.如图3所示，同步复位单元包括同步复位处理器sync_reset和第二逻辑与门and2，通过同步复位处理器sync_reset接收复位信号生成器输出的复位使能信号和对应的时钟域的时钟信号，基于复位使能信号和对应的时钟域的时钟信号，能够实现对该功能模块中的使用其它时钟域，生成对应的复位使能信号，结合输入的基于时钟的复位信号i_clka_rstn[]，实现采用i_clka[]时钟信号驱动的时序器件的复位，进而实现整个功能模块中的时序器件的复位。
[0069]
其中，[]中的数字为属于不同时钟域的时钟信号的数量。
[0070]
如图3所示，在本公开的一个实施例中，复位配置信号包括第一复位配置信号i_sft_rst1_n和第二复位配置信号i_sft_rst2_n，第一复位配置信号用于复位逻辑触发器和可配置触发器；第二复位配置信号用于复位逻辑触发器。
[0071]
在该实施例中，通过输入两个复位配置信号，第一复位配置信号用于生成基于模块的复位信号o_clk_csr_rstn，以重置块内部的所有逻辑触发器和配置触发器，第二复位配置信号用于生成基于模块的复位信号o_clk_rstn，以重置块内的所有逻辑触发器，由于可配置触发器的复位需要处理器的重新执行初始化，因此可配置触发器的复位序号较长耗时，因此可以根据工况确定是否复位可配置触发器，如果只需要复位逻辑触发器，则可以只输入第一复位配置信号，如果需要复位所有逻辑触发器和配置触发器，则需要输入第一复位配置信号和第二复位配置信号。
[0072]
如图4所示，根据本公开的一个实施例的复位模组，包括：如上述任一项实施例的模块复位电路200，模块复位电路包括第一信号生成单元204，第一信号生成单元用于生成空闲idle信号。
[0073]
时钟与复位管理模块300，与模块复位电路200电连接，用于接收idle信号，并基于idle信号生成关闭信号，关闭信号用于关闭异常时序器件的时钟信号。
[0074]
时钟与复位管理模块300负责产生每个模块的时钟信号和基于时钟的复位信号。
[0075]
时钟与复位管理模块300，用于产生基于时钟的reset，假设功能模块400具有两个时钟信号clk0和clk1，对应需要两个时钟的reset信号，即采用clk0_rstn信号管理clk0下的时序器件的复位，采用clk1_rstn信号管理clk1下的所有时序单元的复位。
[0076]
通过设置模块复位电路200，结合时钟与复位管理模块300发送的基于时钟的复位信号，实现模块级复位，则是不管clock0还是clock1，只要属于同一功能模块，都可以进行复位。
[0077]
进一步地，通过将该信号输入到时钟与复位管理模块，以使时钟与复位管理模块基于l2_idle信号关闭时钟信号i_clk。
[0078]
在该实施例中，通过设置模块级的复位电路以及时钟与复位管理模块，生成输入到时序器件的复位使能信号，以基于模块级的复位电路执行模块级的复位机制，基于模块级的复位机制，能够单独复位模块中的异常时序器件，与传统的基于时钟的复位机制相比，在异常处理时能够减少复位模块的数量，并较精确的复位出现异常的模块，进而有利于降低复位操作对soc芯片性能的影响。
[0079]
另外，通过设置模块复位电路，通过将idle信号发送至时钟与复位管理模块，以由时钟与复位管理模块配置时钟信号的关闭信号，即在模块级复位信号跳变过程中关掉和本功能模块时钟同步的所有时钟信号，有利于解决同步时钟域中由于部分电路的异步复位导致的异步沿传递的问题，从而不会对复杂soc芯片的时序收敛造成负面影响。
[0080]
在本公开的一个实施例中，时钟与复位管理模块300还用于：向模块复位电路输入基于时钟的复位信号；模块复位电路还包括运算单元，运算单元包括逻辑与门，逻辑与门用于对复位使能信号和接收到的基于时钟的复位信号进行与运算，以基于运算结果生成基于模块的复位信号，其中，基于模块的复位信号处于低电平状态时，异常时序器件进行复位操作。
[0081]
具体地，通过时钟与复位管理模块与复位电路之间的协同操作，实现对模块中的时序器件的复位。
[0082]
如图5所示，时钟与复位管理模块300包括多个fsm状态机，比如fsm状态机1、fsm状态机2和fsm状态机3，基于每个fsm状态机和对应的逻辑运算电路，对应输出一个时钟域的时钟信号和基于时钟的恢复信号。
[0083]
基于时钟与复位模块300的管理特性，其可以管理所有功能模块的复位信号。
[0084]
如图5所示，fsm状态机1输出时钟信号o_clk1和基于时钟的恢复信号o_clk_1_rstn，fsm状态机2输出时钟信号o_clk2和基于时钟的恢复信号o_clk_2_rstn，fsm状态机3输出时钟信号o_clk3和基于时钟的恢复信号o_clk_3_rstn，o_clk1用于驱动csr触发器406，o_clk2用于驱动第一逻辑触发器402，o_clk3用于驱动第二逻辑触发器404。
[0085]
在基于异常现象需要复位时，模块复位电路200向时钟与复位模块300发送o_idle信号，基于恢复信号o_clk_1_rstn、恢复信号o_clk_2_rstn和恢复信号o_clk_3_rstn，结合模块复位电路200生成的基于模块的复位信号，可以将在同一时钟域内的其它时钟全部停掉，将复位信号拉低，实现整个功能模块的触发器的复位。
[0086]
如图6所示，时钟与复位管理模块i_clk为向功能模块输入的时钟信号，复位电路接收到处理器发送的复位配置信号i_sft_rst1_n，将idle信号o_idle拉高，并将拉高的idle信号发送到时钟与复位管理模块，基于图6中的由o_idle向i_clk的指示线可知，时钟与复位管理模块基于idle信号提前关闭时钟信号i_clk，即i_clk进入低电平状态，并向模块复位电路输入i_clk_l_rstn，将sft_rst1_n_vld和i_clk_l_rstn进行与运算，得到低电平有效的复位信号o_clk_csr_rstn和o_clk_rstn，实现对功能模块中的逻辑触发器和可配置触发器的复位。
[0087]
如图7所示，根据本公开的一个实施例的片上系统芯片复位架构，包括：
[0088]
总线与多个处理器cpu，多个处理器cpu与总线电连接。
[0089]
具体地，cpu仅通过系统总线(ahb或axi)与其他块通信，通过ahb到和axi到，系统总线和cpu可以与其他块隔离。
[0090]
如上述实施例的复位模组，通过总线与多个处理器电连接。
[0091]
如图7所示，时钟与复位管理模块能够提供不同时钟域的基于时钟的复位信号clk0_reset和clk1_reset(即上述的o_clk_1_rstn)，对于不同的功能模块1中的模块级复位电路和功能模块2中的模块级复位电路，可以分别接收clk0_reset和clk1_reset。
[0092]
在本公开中，通过设置复位模组，能够实现片上系统soc芯片中以模块为单位的复位功能。
[0093]
在本公开的一个实施例中，总线超时保护模块，设置在总线上，并与功能模块电连接，总线超时保护模块用于在预设时长内未接收到功能模块的响应时，生成假响应信号，并将假响应信号发送至处理器。
[0094]
其中，假响应信号可以理解为非功能模块输出的、用于响应处理器的指令的响应信号。
[0095]
在该实施例中，片上系统soc芯片的架构包括处理器cpu、系统总线和功能模块，如果系统总线出现问题，会导致影响芯片中的所有处理器cpu，通过设置总线超时保护模块，总线超时保护模块域复位模组中的模块复位电路电连接，以等待功能模块的响应，在指定时长内未接收到响应，则可以生成一个假响应，使cpu不至于一直等待响应，以保证cpu能够处于正常工作的状态，通过总线超时保护模块异常与系统总线隔离，能够保证发生异常的模块不会影响到系统总线和cpu，从而减少异常处理对性能的影响。
[0096]
如图7所示，在本公开的一个实施例中，总线包括ahb总线和axi总线。
[0097]
总线超时保护模块包括ahb总线超时保护模块和axi总线超时保护模块。
[0098]
如图7所示，ahb to是ahb总线超时保护模块，当ahb的操作超过设定的时间未完成时，ahb to能够代替ahb从器件完成ahb的操作，使得cpu端可以正常结束当前的ahb操作。
[0099]
如图7所示，axi to是axi总线超时保护模块，当axi的操作(包括5个axi通道的操作)超过设定的时间未完成时，axi to能够代替axi从器件完成当前的axi操作，使得cpu端可以正常结束当前的axi操作。
[0100]
作为一种具体的实施方式，时钟与复位管理模块，负责产生两个复位信号，分别可以复位功能模块内的逻辑触发器，或复位模块内的逻辑触发器和可配置触发器。
[0101]
在该实施例中，总线保护功能和模块级的复位机制，这种新的方案可以保证发生异常的模块不会影响到系统总线和cpu，并且模块级的复位机制可以较精确的复位出现异常的模块，从而减少异常处理对性能的影响。
[0102]
如图7所示，基于本公开的soc的复位架构，能够实现以下功能：
[0103]
(1)基于时钟和复位管理模块生成全局复位信号，提供时钟域基极复位功能和芯片级全局复位功能。
[0104]
具体地，通过提供时钟域基极复位功能和芯片级全局复位功能，通过芯片级全局复位，能够使中间状态和许多必要的配置将变得清晰，虽然会产生较大的复位成本，但好处是全局重置可以具有清晰的状态，并且可以轻松保证硅可以回到电源引导的初始状态。时钟域基极重置可以提供交叉块重置。这将使所有触发器都具有相同的时钟。
[0105]
(2)系统总线超时机制。
[0106]
如图7所示，通过设置总线超时保护模块ahb to和axi to，可以隔离模块级的错误对系统总线和cpu的影响，如果没有这种机制，模块级的错误很可能会导致系统总线挂起或
cpu挂起，进而导致cpu就没有机会将模块拉回至正常状态。
[0107]
(3)为每个cpu核提供单独的复位机制。
[0108]
如图7所示，通过时钟和复位管理模块生成不同的cpu复位信号，每个cpu核提供速率重置机制，通过该机制，只要soc芯片有一个cpu核处于活动状态，soc将有能力将cpu核从异常状态拉回来。
[0109]
(4)模块级的重置机制。
[0110]
结合模块级复位电路和时钟与复位管理模块，实现模块级重置机制，模块级重置机制能够使复位(重置)保持清晰的复位边界，这提供了在固件因错误处理进行重置时保持最小影响的方法。本公开中的模块级复位方案提供了两种复位方式，第一种是只复位模块中的逻辑触发器，第二种是复位块中逻辑触发器和可配置触发器。
[0111]
所属技术领域的技术人员能够理解，本发明的各个方面可以实现为系统、方法或程序产品。因此，本发明的各个方面可以具体实现为以下形式，即：完全的硬件实施方式、完全的软件实施方式(包括固件、微代码等)，或硬件和软件方面结合的实施方式，这里可以统称为“电路”、“模块”或“系统”。
[0112]
本公开提供的模块复位电路、复位模组和片上系统芯片复位架构，通过设置模块级的复位电路，生成输入到时序器件的复位使能信号，以基于模块级的复位电路执行模块级的复位机制，基于模块级的复位机制，能够单独复位模块中的异常时序器件，与传统的基于时钟的复位机制相比，在异常处理时能够减少复位模块的数量，并较精确的复位出现异常的模块，进而有利于降低复位操作对soc芯片性能的影响。
[0113]
另外，通过设置模块复位电路，通过基于idle信号配置关闭信号，即在模块级复位信号跳变过程中关掉和本功能模块时钟同步的所有时钟信号，有利于解决同步时钟域中由于部分电路的异步复位导致的异步沿传递的问题，从而不会对复杂soc芯片的时序收敛造成负面影响。
[0114]
在本技术中，术语“第一”、“第二”、“第三”仅用于描述的目的，而不能理解为指示或暗示相对重要性；术语“多个”则指两个或两个以上，除非另有明确的限定。术语“安装”、“相连”、“连接”、“固定”等术语均应做广义理解，例如，“连接”可以是固定连接，也可以是可拆卸连接，或一体地连接；“相连”可以是直接相连，也可以通过中间媒介间接相连。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本技术中的具体含义。
[0115]
本技术的描述中，需要理解的是，术语“上”、“下”、“左”、“右”、“前”、“后”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本技术和简化描述，而不是指示或暗示所指的装置或单元必须具有特定的方向、以特定的方位构造和操作，因此，不能理解为对本技术的限制。
[0116]
在本说明书的描述中，术语“一个实施例”、“一些实施例”、“具体实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或特点包含于本技术的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或实例。而且，描述的具体特征、结构、材料或特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
[0117]
以上所述仅为本技术的优选实施例而已，并不用于限制本技术，对于本领域的技术人员来说，本技术可以有各种更改和变化。凡在本技术的精神和原则之内，所作的任何修
改、等同替换、改进等，均应包含在本技术的保护范围之内。
[0118]
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本技术旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。