具有低功率同步电路装置的设备及相关方法与流程

1.本公开涉及集成电路，并且具体地涉及在集成电路的子系统之间的通信。


背景技术：

2.芯片上系统(soc)包括在单个集成电路中被实现的子系统。在一些情况下，soc的一个子系统被配置为向soc的第二子系统提供数据。在soc的每个子系统内，子系统的电路根据相应的时钟信号在时间上同步地操作。当soc的每个子系统的电路装置被定时为不同的时钟信号时，在soc的两个子系统之间的数据转移期间可能出现亚稳定性。同步器是被部署在时钟域边界附近以减少亚稳定性发生的电路。时钟域边界存在于电子设备的单个soc的子系统之间或电子设备的一个soc与另一个soc之间。


技术实现要素：

3.在一个实施例中，时钟生成电路装置基于所检测的数据信号中的转换来驱动同步电路装置。同步电路装置被耦合在与第一时域相关联的输入数据线和与第二时域相关联的输出数据线之间。时钟生成电路装置被耦合在输入数据线和同步电路装置，并且基于所检测的转换、第一时间域的时钟信号和第二时间域的时钟信号生成驱动同步电路装置的同步时钟信号。时钟生成电路装置检测在输入数据线上的信号转换。
4.在一个实施例中，系统的第一功能电路装置向系统的第二功能电路装置传输信号。第一功能电路装置与第一时间域相关联。第二功能电路装置与第二时间域相关联。同步接口具有耦合在第一功能电路装置和第二功能电路装置之间的同步元件。同步接口检测信号的信号转换，并且基于所检测的转换和与第一时间域和第二时间域相关联的时钟信号生成同步时钟信号以驱动同步元件。
5.在一个实施例中，使用数据接口在与第一时间域相关联的第一电路装置和与第二时间域相关联的第二电路装置之间传输数据。在传输中，与数据相关联的信号转换被检测，并且基于所检测的信号转换、与第一时间域相关联的时钟信号以及与第二时间域相关联的时钟信号来生成同步时钟信号以驱动数据接口。
附图说明
6.现在将仅通过示例的方式参考附图。在附图中，相同的附图标记表示相似的元件或动作，并且除了不同的后缀之外相同的附图标记表示相似的元件或动作，除非上下文另有说明。然而，在一些附图中，不同的附图标记可以被用于指示相同或相似的元件。附图中元件的大小和相对位置不必按比例绘制。例如，各种元件的形状和角度不一定是按比例绘制的，并且这些元件中的一些可以被放大和被定位以提高绘制清晰度。
7.图1是根据各个实施例的包括同步接口的系统的示意图。
8.图2是根据各个实施例的同步接口的示意图。
9.图3是根据各个实施例的同步接口的详细示意图。
10.图4a和4b是根据各个实施例的同步器的示意图。
11.图5是示出根据各个实施例的同步数据信号的方法的波形。
12.图6是根据各个实施例的同步数据信号的方法的流程图。
具体实施方式
13.在以下描述中，某些特定细节被阐述以便提供对各种所揭示实施例的透彻理解。然而，相关领域的技术人员将认识到，可以在没有这些具体细节中的一个或多个细节的情况下或用其它方法、组件、材料等来实践实施例。在其它实例中，未详细展示或描述与集成电路装置相关联的众所周知的系统，组件和电路装置，以避免不必要地模糊对实施例的描述。
14.除非上下文另有要求，否则在整个说明书和随后的权利要求书中，词语“包括”及其变体，诸如“包括”和“包含”应被解释为开放式的、包括性的含义，即“包括但不限于”。此外，术语“第一”、“第二”和类似的顺序指示符应被解释为可互换的，除非上下文另外清楚地指明。
15.在整个说明书中对“一个实施例”或“实施例”的引用意味着结合该实施例描述的特定特征，结构或特性被包括在至少一个实施例中。因此，在本说明书中各处出现的短语“在一个实施例中”或“在实施例中”不一定都指同一实施例。此外，特定特征、结构或特性可以以任何合适的方式被组合在一个或多个实施例中。
16.如在本说明书和所附权利要求中所使用的，单数形式“一”、“一个”和“该”包括复数指示物，除非内容另外清楚地指明。还应注意，术语“或”通常以其最广泛的含义使用，即作为“和/或”的含义，除非内容另外明确指明。
17.信号同步器被部署在数字设计中以解决由于信号跨越时钟域边界而引起的亚稳定性问题。这种信号通常在芯片上系统(soc)或知识产权(ip)边界处数目很大，并且导致寄生功率耗散。这种功率损耗在电池供电的设备中可能是显著的。例如，在1ghz处操作的中央处理单元(cpu)可以与在100mhz处操作的相机模块通信。相机模块可以非常不频繁地将诸如操作模式(例如，照片、全景、黑和白)的配置设置通信到cpu。这样，当相机不在使用中或在单个操作模式中被连续操作时，域交叉同步器浪费大量的电池电力。
18.本公开的实施例生成选通时钟以驱动耦合在输入数据线和输出数据线之间的一组同步器。在输入数据线处的信号转换的检测之后，选通时钟被使能一小段时间，然后一旦信号转换已经被同步器锁存就被禁用。特别是在信号跨越时钟域稀疏地变化的操作环境中，显著的功率节省可以被实现。
19.图1是根据一个实施例的系统10的示意图。系统10包括第一子系统100(1)、第二子系统100(2)、第三子系统100(3)和第四子系统100(4)，其可以被统称为“子系统100”。第一子系统100(1)和第四子系统100(4)各自向第二子系统100(2)和第三子系统100(3)传输数据。如将在下面更详细地被阐述的，同步数据接口200(或“同步接口”)检测从第一子系统100(1)传输到第二子系统100(2)的数据中的转换，并且基于所检测的转换驱动同步电路装置134(2)(见图2)。
20.系统10是芯片上系统(soc)或包括芯片上系统(soc)。子系统100中的每个子系统可以是soc、专用集成电路装置(asic)、soc或asic的电路ip或电路元件的其它类似布置。因
此，子系统100中的每个子系统可以是各种功能电路装置或包含各种功能电路装置，诸如模拟至数字转换器(adc)、数字至模拟转换器(dac)、微处理器、存储器、存储器控制器、总线控制器、数字信号处理器、低电压差分信令(lvds)、无线接收器、无线传输器、图像传感器、触摸控制器、指纹传感器和其它类型的功能电路装置。一些子系统向其它子系统提供数据。本公开的实施例有助于有效地促进从一个子系统到另一个子系统的数据传输，同时在稀疏数据转换之间消耗很少的功率。虽然图1示出了四个子系统100，但是实际上，集成电路110可以包括更少或更多的子系统，诸如上述的子系统或其它子系统。
21.第一子系统100(1)包括第一时钟生成器170(1)。第一时钟生成器170(1)生成第一时钟信号clk1(见图3)。第一时钟生成器170(1)可以包括压控振荡器(vco)、电流控制振荡器、环形振荡器或能够生成时钟信号的其它类型的振荡器。第一时钟生成器170(1)可以从系统10的全局时钟信号生成第一时钟信号clk1。在这种情况下，系统10可以包括全局时钟生成器，诸如晶体振荡器或其它类型的时钟生成器，其生成具有各种子系统的时钟信号所基于的频率的时钟信号。因此，第一时钟生成器170(1)可以接收全局时钟信号并且基于全局时钟信号生成clk1。第一时钟信号clk1可以具有与全局时钟信号相同的频率。第一时钟信号clk1可以是全局时钟信号。
22.第一时钟信号clk1是在其上执行第一子系统100(1)的基本功能的时钟信号。第一子系统100(1)包括与第一子系统的主要功能相关联的其它电路装置。在第一子系统100(1)是移动处理器的示例中，第一子系统100(1)可以包括在由第一时钟生成器170(1)生成的第一时钟信号clk1的控制下操作的处理电路装置111(1)、功能电路装置112(1)和存储器113(1)。
23.子系统100的每个子系统在图1中示出具有类似的电路装置。实际上，子系统100(1)－100(4)中的某些子系统可以分别包括处理电路装置111(1)－111(4)、功能电路装置112(1)－112(4)、存储器113(1)－113(4)、数据接口130(1)－130(4)、150(1)－150(4)和时钟生成器170(1)－170(4)中的一个或多个。在第四子系统100(4)是adc的示例中，功能电路装置112(4)可以执行将模拟信号转换为数字信号的功能，并且处理电路装置111(4)和存储器电路装置113(4)可以被省略。子系统100(1)－100(4)中的每个子系统可以包括为了简单起见未在图1中示出的其它类型的电路装置。处理电路装置111(1)－111(4)、功能电路装置112(1)－112(4)、存储器113(1)－113(4)、数据接口130(1)－130(4)、150(1)－150(4)和时钟生成器170(1)－170(4)中的每个可以分别被统称为处理电路装置111、功能电路装置112、存储器113、数据接口130、150和时钟生成器170。
24.第二子系统100(2)包括第二时钟生成器170(2)。第二时钟生成器170(2)生成第二时钟信号clk2(见图3)。第二时钟生成器170(2)可以包括vco、电流控制振荡器、环形振荡器或可以生成时钟信号的其它类型的振荡器。第二时钟生成器170(2)可以从集成电路装置110的全局时钟信号生成第二时钟信号clk2，如关于第一时钟信号clk1的生成所描述的。第二时钟生成器170(2)可以接收全局时钟信号并且基于全局时钟信号生成clk2。第二时钟信号clk2可以具有与全局时钟信号相同的频率。第二时钟信号clk2可以是全局时钟信号。
25.第一时钟信号clk1和第二时钟信号clk2可以具有相同或不同的频率。然而，第一时钟信号clk1和第二时钟信号clk2可以是彼此异相一定量，该量可能是未知的并且由于系统10的操作条件而随时间改变。亚稳定性可以在存在第一时钟信号clk1和第二时钟信号
clk2的同时转换的情况下发生。亚稳定性的减轻可以通过使用被放置在数据接口130(1)和数据接口130(2)之间的信号路径中的同步器来被实现。数据接口130(1)、130(2)可以被统称为同步数据接口200，其在图1中以虚线被突出显示。如果数据转换在信号路径上不频繁，则如果在数据转换之间保持运行，则同步器可能浪费大量功率。本公开的实施例在以下被描述，其包括转换检测电路装置和选通电路装置，转换检测电路装置和选通电路装置使能同步器用于所检测的转换之后的短暂时段，然后禁用同步器以节省功率，直到随后的转换被检测。
26.图2是示出根据各个实施例的同步数据接口200的示意图。数据接口130(1)、130(2)分别包括传输电路装置132(1)、132(2)和同步电路装置134(1)、134(2)。在一个示例中，传输电路装置132(1)、132(2)包括触发器，每个触发器包括时钟端、数据输入端和数据输出端。在输入端处接收的数据通常将在输入端处接收的时钟信号的下一个上升沿被提供给输出端。
27.传输电路装置132(1)将n位数据输出到数据接口130(2)。传输电路装置132(2)将m位数据输出到数据接口130(1)。“m”和“n”是值为1或更大的整数，诸如8、16、256或其它值。“m”和“n”可以具有相同的值或不同的值。n位数据和m位数据可以包括端口使能/禁用信号、握手信号、中断信号、配置数据信号(例如，图像传感器的(多个)操作模式)等及其各种组合中的一个或多个。n位数据和m位数据可以各自包括数据字，诸如8位字、16位字等。在许多实际环境中，m位和n位数据变化不频繁，使得第一时钟信号clk1和第二时钟信号clk2的许多时钟周期在携带m位数据和n位数据的数据信号的转换之间通过。数据信号d_in在图2中被标记为从传输电路装置132(1)被传输到数据接口130(2)。数据信号d_in可以是到数据接口130(2)的同步电路装置134(2)的输入数据信号。数据信号d_in可以被同步到由第一时钟生成器170(1)控制的第一子系统100(1)的第一时间域。
28.同步电路装置134(1)、134(2)分别接收和同步m位数据和n位数据。下面参考同步电路装置134(2)给出同步电路装置134(1)、134(2)的描述，应当理解同步电路装置134(1)在第一子系统100(1)的第一时间域中操作时通常可以包括相同的配置和操作原理。同步电路装置134(2)输出输出数据信号d_out，该输出数据信号d_out携带与输入数据信号d_in相同的数据，该输入数据信号d_in在时间上被移位并且从第一子系统100(1)的第一时间域同步到由第二时钟生成器170(2)控制的第二子系统100(2)的第二时间域。同步电路装置134(2)接收与第二时钟信号clk2具有相同频率的选通时钟信号clk2_g。如图2所示，同步电路装置134(1)可以接收与第一时钟信号clk1具有相同频率的选通时钟信号clk1_g。选通时钟信号clk1_g、clk2_g分别驱动同步电路装置134(1)、134(2)，并且可以被称为同步时钟信号。
29.同步时钟信号clk1_g、clk2_g分别被时钟生成电路装置220(1)、220(2)生成。时钟生成电路装置220(2)被详细描述，并且时钟生成电路装置220(1)可以具有与时钟生成电路装置220(2)类似的结构和功能，同时其电路装置元件的时间域被颠倒。例如，在时钟生成电路装置220(2)中的第一时间域中操作的类似电路装置元件在时钟生成电路装置220(1)中的第二时间域中操作。时钟生成电路装置220(2)检测输入数据信号d_in的转换，并且基于所检测的转换、第一时钟信号clk1和第二时钟信号clk2生成同步时钟信号clk2_g。
30.时钟生成电路装置220(2)的转换检测电路装置221(2)被耦合在承载输入数据信
号d_in的输入数据线与承载输出数据信号d_out的输出数据线之间。转换检测电路装置221(2)通过逻辑地组合输入数据信号d_in与输出数据信号d_out来生成转换检测信号tds。转换检测电路装置221(2)是不同步的。如图2所示，转换检测电路装置221(2)可以被定位于第二子系统100(2)中。在一个实施例中，转换检测电路装置221(2)被定位于第一子系统100(1)中。
31.时钟生成电路220(2)的锁存电路装置222(2)被耦合到转换检测电路装置221(2)的输出，并且在锁存电路装置222(2)的输入处接收转换检测信号tds。锁存电路装置222(2)与第一时间域相关联，并且接收第一时钟信号clk1或从第一时钟信号clk1得出的时钟信号。锁存电路装置222(2)保持转换检测信号tds，并且例如通过第一时钟信号clk1的定时将转换检测信号tds同步到第一时间域。锁存电路装置222(2)可以输出锁存的转换检测信号tds_l。如所示，锁存电路装置222(2)可以与转换检测电路装置221(2)分离。在一个实施例中，锁存电路装置222(2)被包括在转换检测电路装置221(2)中。
32.时钟生成电路220(2)的选通电路装置223(2)被耦合到转换检测电路装置222(2)的输出，并且在选通电路装置223(2)的输入处接收锁存的转换检测信号tds_l。选通电路装置223(2)接收第二时间域的时钟信号，诸如第二时钟信号clk2或具有与第二时钟信号clk2相同频率的时钟信号，例如从第二时钟信号clk2得出的时钟信号。选通电路装置223(2)输出同步时钟信号clk2_g。同步时钟信号clk2_g可以被选通电路装置223(2)通过将第二时钟信号clk2与从锁存的转换检测信号tds_l得出的使能信号进行逻辑组合生成。使能信号的生成参考图3更详细地被描述。
33.在由转换检测电路装置221(2)检测到转换之后不久，同步时钟信号clk2_g开始切换以驱动同步电路装置134(2)。同步时钟信号clk2_g的切换持续与锁存的转换检测信号tds_l的信号脉冲的长度相对应的短暂时段，在该短暂时段期间同步电路装置132(2)锁存并且同步触发转换的新数据。在由同步电路装置132(2)新数据的锁存之后，输入数据信号d_in与输出数据信号d_out匹配，输出数据信号d_out触发转换检测信号tds，并且随后触发使能信号。当使能信号处于反映在输入数据信号d_in与输出数据信号d_out之间的匹配的逻辑状态时，同步时钟信号clk2_g停止切换。
34.在输出数据信号d_out稳定之后，输入数据信号d_in中的快速后续第二转换(例如，在紧接第一时钟信号clk1的上升沿之前)可以使同步时钟信号clk2_g保持使能，直到输出数据信号d_out改变以反映输入数据信号d_in中的第二转换为止。转换检测信号tds可以由于输出数据信号d_out与输入数据信号d_in匹配而短暂地转换，然后由于输出数据信号d_out与输入数据信号d_in不同而几乎立即在第二转换时再次转换回来。当锁存电路装置222(1)在第一时钟信号clk1的上升沿锁存转换检测信号tds时，锁存的转换检测信号tds_l保持在其原始逻辑状态(例如，高)。如此，同步时钟信号clk2_g可以通过输入数据信号d_in的两个或更多个快速转换而在不暂停的情况下继续切换。
35.图3是根据各个实施例的同步电路装置134(2)和时钟生成电路装置220(2)的详细示意图。参考图5所示的波形图和图6所示的方法1000的流程图来描述同步电路装置134(2)和时钟生成电路装置220(2)的操作。方法1000仅是示例，并且不旨在将本公开限于方法1000中明确示出的内容。额外动作可以在方法1000之前、方法1000期间以及方法1000之后被提供，并且某些被描述的动作可以针对方法的额外实施例被替换、消除或四处移动。为了
简单起见，本文没有详细描述所有动作。
36.同步电路装置134(2)包括分别耦合在输入数据线330(1)－330(n)和输出数据线350(1)－350(n)之间的一组同步器310(1)－310(n)(或“同步元件”)。同步器的数目可以对应于(例如，等于)输入数据信号d_in中的位数。同步器310(1)针对说明的目的被描述，并且同步器310(2)－310(n)具有与同步器310(1)类似的配置和功能。同步器310(1)基于同步时钟信号clk2_g将输入数据信号d_in的第一位d_in(1)同步到第二时间域。同步器310(1)的输入被耦合到第一输入数据线330(1)，并且同步器310(1)的输出被耦合到第一输出数据线350(1)。
37.图4a和4b是根据各个实施例的同步器310(1)的详细示意图。同步器310(1)可以包括串联耦合的两个触发器410、420。每个触发器410、420可以包括输入d和输出q，并且可以具有时钟输入clk。触发器410的输入d被耦合到第一输入数据线330(1)。触发器420的输入d被耦合到触发器410的输出q。触发器420的输出q被耦合到第一输出数据线350(1)。在一个实施例中，如图4a所示，触发器410、420的时钟输入clk各自被耦合到选通电路装置223(1)的输出，以接收同步时钟信号clk2_g。在一个实施例中，如图4b所示，触发器410的时钟输入clk被耦合到选通电路装置223(1)的输出以接收同步时钟信号clk2_g，并且触发器420的时钟输入clk被耦合到反相器430的输出以接收同步时钟信号clk2_g的反相。图4b所示的同步器310(1)可以被称为半周期同步器，因为在操作中使用反相时钟来获得半时钟周期。
38.再次参考图3，并且参考图5，出于说明目的，在描述中参考各种电气状态或逻辑状态(例如，“高电压”和“低电压”、“逻辑高”和“逻辑低”或“1”和“0”)。应当理解，各种电或逻辑方案是适当的并且在本文被考虑。例如，在锁存的转换检测信号tds_l处于高电压期间(例如，从时间t2到时间t5)，锁存的转换检测信号tds_l可以被认为是“有源的”或“使能的”，而在锁存的转换检测信号tds_l处于低电压期间，锁存的转换检测信号tds_l可以被认为是“无源的”或“禁用的”。在一个实施例中，低电压可以对应于“有源的”/“使能的”，并且高电压可以对应于“无源的”/“禁用的”。
39.在初始时间t0处，输入数据信号d_in具有与输出数据信号d_out相同的值“00”。输入数据信号d_in在随后的第一时间t1处转换。由转换检测电路装置221(1)输出的转换检测信号tds在初始时间t0处是低。在输入数据信号d_in的转换在第一时间t1处从“00”到“01”之后，转换检测信号tds变高，转换检测电路装置221(2)的逻辑门的传播延迟稍微被延迟。
40.转换检测电路装置221(2)检测与由数据接口130(1)传输的输入数据信号d_in相关联的信号转换，对应于图6的动作1100。转换检测电路装置221(2)包括具有分别耦合到输入数据线330(1)－330(n)和输出数据线350(1)－350(n)的输入的xor门320(1)－320(n)。xor门320(1)－320(n)通过对输入数据信号d_in(1)－d_in(n)和相对应的输出数据信号d_out(1)－d_out(n)执行逻辑xor操作来生成逻辑xor信号。例如，xor门320(1)具有耦合到输入数据线330(1)的输入和耦合到输出数据线350(1)的输入，并且通过对输入数据信号d_in(1)和输出数据信号d_out(1)执行逻辑xor操作来生成逻辑xor信号。当输入数据信号d_in的值与输出数据信号d_out的值相同时，逻辑xor信号是低。当输入数据信号d_in的值不同于输出数据信号d_out的值时，逻辑xor信号的一个或多个是高。
41.转换检测电路装置221(2)包括具有耦合到xor门320(1)－320(n)的输出的输入的or门322。or门322在or门322的输出处输出转换检测信号tds。转换检测信号tds通过对逻辑
xor信号上执行逻辑or操作被生成。当任何xor信号是高时，对应于输入数据信号d_in中尚未被锁存和同步的变化，转换检测信号tds是高。当对应于输入数据信号和输出数据信号d_in、d_out相同的所有xor信号是低时，转换检测信号tds是低。转换检测电路装置221(2)不同步地操作。
42.再次参考图5，在第二时间t2处，在输入数据信号d_in的值从“00”转换到“01”之后，已转换为高(对应于图6的动作1100)的转换检测信号tds被锁存电路装置222(2)在第一时钟信号clk1的上升时钟沿锁存。锁存电路装置222(2)在第二时间t2处输出锁存的转换检测信号tds_l，其是输入数据信号d_in的转换的指示。
43.锁存电路装置222(2)是触发器或包括触发器，如图3所示。锁存电路装置222(2)包括输入d、输出q和时钟输入clk。输入d被耦合到转换检测电路装置的or门322的输出，并且接收转换检测信号tds。时钟输入clk与第一时间域相关联，并且接收第一时间域的时钟信号，诸如第一时钟信号clk1或具有相同频率并且从第一时钟信号clk1得出的时钟信号。在第一时钟信号clk1的上升沿，触发器在输出q处生成与输入d处的输入信号具有相同逻辑极性的输出信号。
44.对应于图6的动作1200，选通电路装置223(2)基于锁存的转换检测信号tds_l和第二时钟信号clk2在第三时间t3处输出同步时钟信号clk2_g。选通电路装置223(2)包括一对串联耦合的触发器331、333和时钟门335。在一个实施例中，额外的触发器可以被耦合在触发器331、333与时钟门335之间。触发器331、333之间的互连和触发器331、333的操作类似于参考图4a、4b描述的触发器410、420的互连和操作。触发器331、333输出在生成同步时钟信号clk2_g时使用的使能信号en。如图5所示，第二时钟信号clk2的多个时钟周期在第二时间t2和第三时间t3之间经过。触发器331在第二时间t2之后的第二时钟信号clk2的上升沿上锁存锁存的转换检测信号tds_l。触发器333通过在第二时钟信号clk2的后续上升沿上锁存触发器331的输出q处的输出信号来输出使能信号en。
45.在第三时间t3处，对应于图6的动作1300，时钟门335基于第二时钟信号clk2和为高的使能信号en开始切换同步时钟信号clk2_g，该信号驱动第二数据接口130(2)的同步电路装置134(2)。时钟门335可以包括and门、三态缓冲器或其他合适的电路装置，其在操作中当使能信号en是高时根据第二时钟信号clk2来触发同步时钟信号clk2_g，并且当使能信号en是低时同步时钟信号clk2_g输出为低(例如，不触发同步时钟信号clk2_g)。时钟门335的使能输入e被耦合到触发器333的输出q。时钟门335的时钟输入ck接收第二时钟信号clk2。时钟门335的输出被耦合到同步器310(1)－310(n)的时钟输入。时钟门335生成驱动同步器310(1)－310(n)的同步时钟信号clk2_g。
46.在第三时间t3处，输入信号d_in的值已转换为值“01”，而输出信号d_out具有原始值“00”。当同步时钟信号clk2_g在第三时间t3处开始有效(例如，切换)时，同步器310(1)的触发器410在同步时钟信号clk2_g的第一上升沿上锁存第一输入数据线330(1)上的第一输入信号d_in(1)。图5示出了同步器310(1)具有图4a所示配置的操作。在第四时间t4处，在第一上升沿之后的第二上升沿，触发器420通过锁存触发器410的输出q处的信号来生成第一输出信号d_out(1)。在使用图4b所示的同步器310(1)的配置中，触发器420可以在第一上升沿之后的下降沿锁存触发器410的输出q处的信号。同步时钟信号clk2_g驱动所有同步器310(1)－310(n)输出具有与在第一时间t1处转换的输入信号d_in相同的值(例如，“01”)的
输出信号d_out。
47.在输出信号d_out的转换与输入信号d_in相同值之后，xor门320(1)－320(n)的输出变低，使得由转换检测电路装置221(2)生成的转换检测信号tds变低。在第五时间t5处，由锁存电路装置222(2)生成的锁存的转换检测信号tds_l响应于在输出信号d_out的转换到输入信号d_in相同值之后的第一时钟信号clk1的下一上升沿处的转换检测信号tds中的变化为低而变低。
48.从第五时间t5到第六时间t6，同步时钟信号clk2_g继续切换，同时触发器331、333锁存已经在第二时钟信号clk2的两个时钟周期上变低的锁存转换检测信号tds_l。同步时钟信号clk2_g在与触发器333锁存经锁存的转换检测信号tds_l的低值相对应的使能信号en从高到低的转换之后停止切换。
49.如参考图2所描述的，如果第二转换在第四时间t4之后并且在第五时间t5之前被发生在输入数据信号d_in中，则转换检测信号tds可以在第五时间t5处在第一时钟信号clk1的上升沿之前变高。如此，锁存的转换检测信号tds_l可以保持为高，并且同步时钟信号clk2_g可以在不停止的情况下继续触发。
50.实施例可以提供优点。如图5所示，同步时钟信号clk2_g在针对输入数据信号d_in转换之后的短暂时段内是有源的，并且在信号转换之间针对大部分时间内是静止的。针对仅很少转换的输入数据信号d_in，同步器310(1)－310(n)的触发被极大地减少，这显着地降低了同步数据接口200的功耗。针对至少两个原因，这些实施例可以是对移动设备的引导。移动设备将越来越多的集成电路芯片和ip集成在单个芯片或soc内，这意味着信号跨越时钟域的边界的数目增加，从而提高了在任何设计中部署的同步器的数目。移动设备在电池上运行，因此功耗非常宝贵。降低同步电路装置的功耗允许增加电池寿命，增加同步元件的数目，或两者兼有。
51.在一个实施例中，一种设备包括与第一时间域相关联的输入数据线和与第二时间域相关联的输出数据线。同步电路装置被耦合在输入数据线和输出数据线之间。同步电路装置被时钟生成电路装置生成的同步时钟信号驱动。时钟生成电路装置被耦合到输入数据线和同步电路装置。在操作中，时钟生成电路装置检测多个输入数据线上的信号转换。时钟生成电路装置基于所检测的转换、第一时间域的时钟信号和第二时间域的时钟信号生成驱动同步电路装置的同步时钟信号。在一个实施例中，时钟生成电路装置包括转换检测电路装置，转换检测电路装置在操作中通过将多个输入数据线上的信号与多个输出数据线上相对应的信号进行逻辑组合来生成转换检测信号。在一个实施例中，转换检测电路装置包括耦合到多个输入数据线和多个输出数据线的多个xor门，以及耦合到多个xor门的输出的or门。在一个实施例中，时钟生成电路装置包括时钟选通电路装置，其在操作中通过将第二时间域的时钟信号与使能信号进行逻辑组合来输出同步时钟信号。在一个实施例中，时钟生成电路装置包括与第一时间域相关联的转换锁存触发器，其在操作中基于所检测的转换生成转换指示。在一个实施例中，时钟生成电路装置包括与第二时间域相关联的同步器，其在操作中使指示同步。在一个实施例中，时钟生成电路装置在操作中禁用在所检测的转换之间的同步时钟信号，并且当同步时钟信号被禁用时同步电路装置在操作中消耗的功率比同步时钟信号被使能时同步电路装置在操作中消耗的功率更少。在一个实施例中，同步电路装置包括多个半周期同步器。
52.在一个实施例中，时钟生成电路装置包括转换检测电路装置。转换检测电路装置在操作中通过将多个输入数据线上的信号与多个输出数据线上的相对应的信号进行逻辑组合来生成转换检测信号。转换检测电路装置包括耦合到多个输入数据线和多个输出数据线的多个xor门、以及耦合到多个xor门的输出的or门。时钟生成电路装置包括时钟选通电路装置。时钟门控电路装置在操作中通过将第二时间域的时钟信号与使能信号进行逻辑组合来输出同步时钟信号。在一个实施例中，时钟生成电路装置包括与第一时间域相关联的第一触发器，其具有耦合到or门的输出的输入。时钟生成电路装置包括与第二时间域相关联的多个第二触发器，多个第二触发器串联耦合在一起并且具有耦合到第一触发器的输出的输入。多个第二触发器在操作中生成使能信号。
53.在一个实施例中，系统包括与第一时间域相关联的第一功能电路装置和与第二时间域相关联的第二功能电路装置。在操作中，第一功能电路装置向第二功能电路装置传输多个信号。同步接口具有耦合在第一功能电路装置和第二功能电路装置之间的多个同步元件。同步接口在操作中：检测多个信号的信号转换；以及基于所检测的转换、与第一时间域相关联的时钟信号和与第二时间域相关联的时钟信号来生成同步时钟信号以驱动多个同步元件。在一个实施例中，同步接口包括耦合到第一功能电路装置的多个输入数据线、耦合到第二功能电路装置的多个输出数据线、以及转换检测电路装置。转换检测电路装置在操作中通过将多个输入数据线上的信号与多个输出数据线上的相对应的信号进行逻辑组合来生成转换检测信号。在一个实施例中，转换检测电路装置包括耦合到多个输入数据线和多个输出数据线的多个xor门、以及耦合到多个xor门的输出的or门。在一个实施例中，同步接口包括时钟选通电路装置，其在操作中通过将第二时间域的时钟信号与使能信号进行逻辑组合来生成同步时钟信号。在一个实施例中，转换检测电路装置包括锁存元件，其在操作中将转换检测信号同步到第一时间域。在一个实施例中，同步接口包括与耦合在锁存器元件和时钟选通电路装置之间的第二时间域相关联的第二同步元件。第二同步元件在操作中生成使能信号。
54.在一个实施例中，一种方法包括使用数据接口在与第一时间域相关联的第一电路装置和与第二时间域相关联的第二电路装置之间传输数据。传输包括：检测与数据相关联的信号转换；以及基于所检测的信号转换、与第一时间域相关联的时钟信号以及与第二时间域相关联的时钟信号来生成同步时钟信号以驱动数据接口。在一个实施例中，检测信号转换包括通过将数据接口的多个输入数据线上的信号与数据接口的多个输出数据线上的相对应的信号进行逻辑组合来生成转换检测信号。在一个实施例中，生成转换检测信号包括通过对多个输入数据线上的信号和多个输出数据线上的相对应的信号执行逻辑xor操作来生成逻辑xor信号，以及对逻辑xor信号执行逻辑or操作。在一个实施例中，生成同步时钟信号包括将第二时间域的时钟信号与使能信号进行逻辑组合。
55.上述各个实施例可以被组合以提供另外的实施例。根据上述详细描述，可以对实施例进行这些和其它改变。通常，在以下权利要求中，所使用的术语不应被解释为将权利要求限制到在说明书和权利要求中公开的特定实施例，而是应该被解释为包括所有可能的实施例以及这些权利要求被授权的等同物的全部范围。因此，权利要求不受本公开的限制。