参数配置系统及参数配置方法与流程

1.本发明涉及半导体芯片技术领域，尤其涉及一种参数配置系统及参数配置方法。


背景技术：

2.在图像信号处理(image signal processor，isp)芯片设计中，通常包含一个复杂soc系统和几十余种算法模块，实现对前级cmos图像传感器信号的图像处理。
3.每一种算法往往包含若干配置寄存器需要由软件端在图像处理过程中不断修改配置参数，直到达到满意的效果。传统的设计方法中，过多的参数配置寄存器使得在isp芯片实现过程中占用资源较多。
4.为了解决上述问题，需要一种高效读取总线参数配置的方法以节省芯片的逻辑资源。
5.因此，有必要提供一种新型的参数配置系统及参数配置方法以解决现有技术中存在的上述问题。


技术实现要素：

6.本发明的目的在于提供一种参数配置系统及参数配置方法，降低所占用的资源。
7.为实现上述目的，本发明的所述参数配置系统，用于配置isp芯片的各个算法模块，包括：
8.存储单元，用于存储配置参数；以及
9.读出单元，与所述存储单元连接，用于从所述存储单元读取数据，并将所述配置参数按顺序输出至isp芯片的各个算法模块，以依次配置所述isp芯片的各个算法模块。
10.所述参数配置系统的有益效果在于：存储单元用于存储配置参数，读出单元与所述存储单元连接，用于从所述存储单元读取数据，并将所述配置参数按顺序输出至isp芯片的各个算法模块，以依次配置所述isp芯片的各个算法模块，通过所述存储单元统一存储配置参数，并在需要配置所述isp芯片的各个算法模块时，读出单元从所述存储单元读取数据，并将所述配置参数按顺序输出至isp芯片的各个算法模块，以依次配置所述isp芯片的各个算法模块，无需使用配置寄存器，极大的降低了所占用的资源。
11.可选地，所述读出单元包括总线单元和缓存单元，所述缓存单元、所述存储单元均与所述总线单元连接。
12.可选地，所述总线单元包括总线模块和仲裁器，所述总线模块、所述存储单元和所述缓存单元均与所述仲裁器连接，所述总线模块包括apb总线、ahb总线、axi总线中的至少一种。
13.可选地，所述缓存单元包括缓存器和缓存控制器，所述缓存控制器与所述缓存器连接。
14.可选地，所述缓存器为先进先出存储器、后进先出存储器或随机存取存储器。
15.可选地，所述缓存器为异步先进先出存储器、异步后进先出存储器或异步随机存
取存储器。
16.可选地，所述缓存器为非对称的先进先出存储器、非对称的后进先出存储器或非对称的随机存取存储器。
17.可选地，所述读出单元用于根据所述isp芯片的第n级算法模块的垂直同步信号输出所述isp芯片的第n+1级算法模块的配置参数，n为大于0的自然数。
18.本发明提供了一种参数配置方法，包括以下步骤：
19.s0：提供参数配置系统，所述参数配置系统包括相互连接的存储单元和读出单元，存储单元用于存储配置参数；
20.s1：通过所述读出单元从所述存储单元读取数据，并将所述配置参数按顺序输出至isp芯片的各个算法模块，以依次配置所述isp芯片的各个算法模块。
21.所述参数配置方法的有益效果在于：通过所述存储单元统一存储配置参数，并在需要配置所述isp芯片的各个算法模块时，通过所述读出单元从所述存储单元读取数据，并将所述配置参数按顺序输出至isp芯片的各个算法模块，以依次配置所述isp芯片的各个算法模块，无需使用配置寄存器，极大的降低了所占用的资源。
22.可选地，所述通过所述读出单元从所述存储单元读取数据，并将所述配置参数按顺序输出至isp芯片的各个算法模块，以依次配置所述isp芯片的各个算法模块，包括：
23.所述读出单元根据所述isp芯片的第n级算法模块的垂直同步信号输出所述isp芯片的第n+1级算法模块的配置参数，n为大于0的自然数。
附图说明
24.图1为本发明一些实施例中参数配置方法的流程图；
25.图2为本发明一些实施例中参数配置系统的工作原理示意图；
26.图3为本发明一些实施例中算法模块信号处理与配置参数加载时序示意图；
27.图4为本发明一些实施例中apb总线接口访问时序示意图；
28.图5为本发明一些实施例中存储单元接口时序示意图；
29.图6为本发明一些实施例中异步先进先出存储器写时序示意图。
具体实施方式
30.为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。除非另外定义，此处使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本文中使用的“包括”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。
31.针对现有技术存在的问题，本发明的实施例提供了一种参数配置方法用于图像信号处理芯片的串行算法模块的参数配置。参照图1，所述参数配置方法包括以下步骤：
32.s0：提供参数配置系统，所述参数配置系统包括相互连接的存储单元和读出单元，存储单元用于存储配置参数；
33.s1：通过所述读出单元从所述存储单元读取数据，并将所述配置参数按顺序输出至isp芯片的各个算法模块，以依次配置所述isp芯片的各个算法模块。
34.一些实施例中，所述通过所述读出单元从所述存储单元读取数据，并将所述配置参数按顺序输出至isp芯片的各个算法模块，以依次配置所述isp芯片的各个算法模块，包括：所述读出单元根据所述isp芯片的第n级算法模块的垂直同步信号输出所述isp芯片的第n+1级算法模块的配置参数，n为大于0的自然数。
35.图2为本发明一些实施例中参数配置系统的工作原理示意图。参照图2，所述参数配置系统用于实现所述参数配置方法，所述参数配置系统100包括存储单元101和读出单元102，所述读出单元102与所述存储单元101连接，所述存储单元101用于存储配置参数，所述读出单元102用于从所述存储单元读取数据，并将所述配置参数按顺序输出至isp芯片103的各个算法模块1031，以依次配置所述isp芯片103的各个算法模块1031。其中，所述读出单元还用于更改所述存储单元中的数据。
36.些实施例中，所述读出单元包括总线单元和缓存单元，所述缓存单元、所述存储单元均与所述总线单元连接。
37.一些实施例中，所述总线单元包括总线模块和仲裁器，所述总线模块、所述存储单元和所述缓存单元均与所述仲裁器连接，所述总线模块包括apb总线、ahb总线、axi总线中的至少一种。
38.一些实施例中，所述缓存单元包括缓存器和缓存控制器，所述缓存控制器与所述缓存器连接。
39.参照图2，所述读出单元包括总线单元和缓存单元，所述总线单元包括总线模块1021和仲裁器1022，所述缓存单元包括缓存器1024和缓存控制器1023，所述缓存控制器1023与所述缓存器1024连接，所述缓存器1024、所述总线模块1021、所述存储单元101均与所述仲裁器1022连接。
40.一些实施例中，所述缓存器为先进先出存储器(first input first output，fifo)或后进先出存储器(last-infirst-out，lifo)。
41.参照图2，若clock1和clock2为相同时钟源，所述缓存器为同步先进先出存储器、同步后进先出存储器或同步随机存取存储器。优选地，所述缓存器为同步先进先出存储器、同步后进先出存储器或同步随机存取存储器。若clock1和clock2为不同时钟源，所述缓存器为异步先进先出存储器、异步后进先出存储器或异步随机存取存储器，所述isp芯片的若干算法模块共用一个异步先进先出存储器或异步后进先出存储器，实现了跨时钟域cdc的处理。
42.又一些实施例中，所述缓存器为非对称的异步先进先出存储器或非对称的后进先出存储器，能够处理不同位宽的配置参数，兼容多位宽配置应用。
43.一些实施例中，所述读出单元用于根据所述isp芯片的第n级算法模块的垂直同步信号输出所述isp芯片的第n+1级算法模块的配置参数，n为大于0的自然数。
44.图3为本发明一些实施例中算法模块信号处理与配置参数加载时序示意图。参照图3，vsync表示所述isp芯片的算法模块的垂直同步信号，vsync_n表示所述isp芯片的第n级算法模块的垂直同步信号，vsync_n+1表示所述isp芯片的第n+1级算法模块的垂直同步信号，vsync_n+2表示所述isp芯片的第n+2级算法模块的垂直同步信号，vsync_n+3表示所
述isp芯片的第n+3级算法模块的垂直同步信号。
45.参照图3，a点表示所述isp芯片的第n-1级算法模块的垂直同步信号的下降沿，同时为所述isp芯片的第n级算法模块的配置参数加载点；b点表示所述isp芯片的第n级算法模块的垂直同步信号的上升沿，同时为所述isp芯片的第n级算法模块执行算法的起点；c点表示所述isp芯片的第n级算法模块的垂直同步信号的下降沿，同时为所述isp芯片的第n+1级算法模块的配置参数加载点；d点表示所述isp芯片的第n+1级算法模块的垂直同步信号的上升沿，同时为所述isp芯片的第n+1级算法模块执行算法的起点；e点表示所述isp芯片的第n+1级算法模块的垂直同步信号的下降沿，同时为所述isp芯片的第n+2级算法模块的配置参数加载点；f点表示所述isp芯片的第n+2级算法模块的垂直同步信号的上升沿，同时为所述isp芯片的第n+2级算法模块执行算法的起点；g点表示所述isp芯片的第n+2级算法模块的垂直同步信号的下降沿，同时为所述isp芯片的第n+3级算法模块的配置参数加载点；h点表示所述isp芯片的第n+3级算法模块的垂直同步信号的上升沿，同时为所述isp芯片的第n+3级算法模块执行算法的起点。
46.参照图3，t1表示所述isp芯片的第n级算法模块的配置参数的加载过程，t2表示所述isp芯片的第n+1级算法模块的配置参数的加载过程，t3表示所述isp芯片的第n+2级算法模块的配置参数的加载过程，t4表示所述isp芯片的第n+3级算法模块的配置参数的加载过程。
47.一些实施例中，为有效地避免上下帧配置参数载入重叠问题，只有当当前帧执行完该帧所有算法模块的参数加载和处理后，才可以对新的一帧算法模块载入新的参数，否则将以上一次配置的配置参数继续做算法处理。
48.图4为本发明一些实施例中apb总线接口访问时序示意图。参照图4，pclk时钟信号，paddr表示apb总线地址信号，psel表示apb总线选择信号，penable表示apb总线使能信号，pwrite表示apb总线传递方向信号，pwdata表示写入缓存器的数据，prdata表示从存储单元读出的数据。
49.图5为本发明一些实施例中存储单元接口时序示意图。参照图5，addr表示存储单元地址信号，ena表示存储单元使能信号，wea表示存储单元写使能信号，din表示写入存储单元的数据，dout表示从存储单元读出的数据。
50.图6为本发明一些实施例中异步先进先出存储器写时序示意图。参照图6，addr表示异步先进先出存储器地址信号，push_full表示异步先进先出存储器的写满标志信号，push_req表示异步先进先出存储器的写请求信号，data_in表示写入异步先进先出存储器的数据。
51.参照图4、图5和图6，例如异步先进先出存储器的ram存储有m个n位的配置参数，异步先进先出存储器可以以回环方式连续访问读取m个配置参数，并且严格按照顺序依次提供给所述isp芯片中的对应顺序的算法模块。在读取器件，外围总线可以不间断读写刷新异步先进先出存储器的ram中的配置参数，并且由于外围总线具有最高优先级，在对异步先进先出存储器的ram的访问时不受异步先进先出存储器的读取数据的影响，根据apb总线时序特征，每两个pclk才可以完成一次有效的读操作或写操作，异步先进先出存储器可以利用外围总线中无效的pclk周期完成配置参数的背靠背读取，使得异步先进先出存储器的ram的每个周期都可以被有效利用。
52.虽然在上文中详细说明了本发明的实施方式，但是对于本领域的技术人员来说显而易见的是，能够对这些实施方式进行各种修改和变化。但是，应理解，这种修改和变化都属于权利要求书中所述的本发明的范围和精神之内。而且，在此说明的本发明可有其它的实施方式，并且可通过多种方式实施或实现。