本公开涉及集成电路(ic)设计和电子设计自动化(eda)的领域。更确切地说，本公开涉及用于将局部穿线电阻变换成全局分布电阻的系统和方法。
背景技术：
1、电路模拟是一个过程，在这个过程中，使用各种软件算法来创建和分析电子电路的模型，这些算法可以预测和检验电路的行为和性能。由于电子电路特别是集成电路(ic)的制造成本高昂且耗时，因此在制造前使用电路模拟器检验电路的行为和性能更快速、更具成本效益。
2、例如，电路设计者依靠模拟其设计来验证电路设计的时序性能。传统的存储器编译器实例瞬态分析在通过模拟进行时序规则表征期间消耗了大量的计算资源。此外，通过电路模拟生成时序规则需要以向量和输出测量语句的形式构建输入刺激，以捕获和检验时序。相比之下，静态时序分析的资源消耗较少，可以更快地向电路设计者提供反馈，但这些静态时序分析结果可能不如模拟结果准确。
3、在此背景技术部分中公开的上述信息仅用于增强对本发明背景的理解，因此其可能包含不构成现有技术的信息。
技术实现思路
1、提供此概述是为了介绍本公开的实施例的一系列特征和概念，这些特征和概念将在下面的详细描述中进一步描述。本概述不旨在识别所要求保护的主题的关键或基本特征，也不旨在用于限制所要求保护的主题的范围。所述特征中的一或多个可以与一或多个其它所述特征组合以提供可工作的装置。
2、在一或多个实施例中，一种用于存储器模块电路瞬态分析的方法包含：确定表示所述存储器模块电路的网表的多个叶单元的内部电路的端子之间的端口-端口电阻；生成与所述叶单元的所述内部电路相对应的多个等效网络，所述等效网络彼此连接；将所述叶单元的所述等效网络提升到高于表示所述存储器模块电路的所述网表中的所述叶单元的分层层级；使所述叶单元中的每一个的一或多个端子短接到所述等效网络中的对应者的中心节点；以及执行表示所述存储器模块电路的所述网表的所述叶单元的所述瞬态分析。
3、在一或多个实施例中，所述叶单元的所述内部电路包含所述叶单元的一或多个寄生电阻，并且其中所述等效网络包含与所述叶单元的所述一或多个寄生电阻相对应的一或多个等效电阻。
4、在一或多个实施例中，提升所述叶单元的所述等效网络包含在所述叶单元的输入处连接在所述叶单元外部与所述叶单元的所述一或多个寄生电阻相对应的所述一或多个等效电阻。
5、在一或多个实施例中，所述叶单元的所述内部电路的所述端子之间的所述端口-端口电阻基于所述叶单元的dc模拟通过以下操作来确定：在所述叶单元的所述内部电路中的每一个的第一端子和第二端子之间施加电压以确定所施加电压，并使所述叶单元的所述内部电路中的每一个的一或多个其它端子浮动；测量所述叶单元的所述内部电路中的每一个的所述第一和第二端子之间的电流以确定所测量电流；测量所述叶单元的所述内部电路中的每一个的所述一或多个浮动端子中的一个处的电压以确定所测量电压；通过将所述所测量电压除以所述所测量电流来确定所述第一和第二端子之间的第一电阻值；以及通过将所述所施加电压除以所述所测量电流并从除法结果减去所述第一电阻值来确定所述第一和第二端子之间的第二电阻值。
6、在一或多个实施例中，方法进一步包含：在所述叶单元的所述内部电路中的每一个的第三端子和第四端子之间施加电压以确定第二所施加电压，并使所述叶单元的所述内部电路中的每一个的所述第一和第二端子中的一或多个浮动；测量所述叶单元的所述内部电路中的每一个的所述第三和第四端子之间的电流以确定第二所测量电流；测量所述叶单元的所述内部电路中的每一个的所述一或多个浮动第一和第二端子中的一个处的电压以确定第二所测量电压；通过将所述第二所测量电压除以所述第二所测量电流来确定所述第三和第四端子之间的第三电阻值；以及通过将所述第二所施加电压除以所述第二所测量电流并从第二除法结果减去所述第三电阻值来确定所述第三和第四端子之间的第四电阻值。
7、在一或多个实施例中，所述方法进一步包含：确定所述叶单元的所述内部电路当中的一内部电路缺失第三端子；在所述叶单元的所述内部电路的所述第一端子、所述第二端子和第四端子当中的逆时针端子和所述第一、第二和第三端子当中在所述缺失第三端子对面的端子之间施加电压，所述逆时针端子处于所述缺失第三端子的逆时针位置；测量所述逆时针端子和在所述缺失第三端子对面的所述端子之间的电流；测量所述第一、第二和第四端子当中的顺时针端子处的电压，所述顺时针端子处于所述缺失第三端子的顺时针位置；以及通过将所述顺时针端子处的所述电压除以所述逆时针端子和在所述缺失第三端子对面的所述端子之间的所述电流并从第三除法结果减去所述逆时针端子的电阻来确定在所述缺失第三端子对面的所述端子的电阻。
8、在一或多个实施例中，一种用于存储器模块电路瞬态分析的系统包含：存储指令的存储器；以及处理器，其与所述存储器耦合且用于执行所述指令，所述指令在执行时使所述处理器：移除表示所述存储器模块电路的网表的多个叶单元中的每一个中的一或多个晶体管和电容器；通过至少移除悬挂电阻器迭代地减少所述叶单元中的每一个中的电阻器数目；生成与所述叶单元的内部电路相对应的等效网络；将所述叶单元的所述等效网络提升到高于所述存储器模块电路中的所述叶单元的分层层级；以及执行表示所述存储器模块电路的所述网表的所述叶单元的所述瞬态分析。
9、在一或多个实施例中，所述处理器进一步配置成：确定所述叶单元的所述内部电路，所述内部电路中的每一个包含在迭代地减少所述叶单元中的每一个中的所述电阻器之后剩余的一或多个电阻器。
10、在一或多个实施例中，所述叶单元中的每一个中的电阻器总数目进一步通过组合所述叶单元中的每一个的所述内部电路中的串行、并行和三极管电阻器配置迭代地减少。
11、在一或多个实施例中，处理器进一步配置成：确定所述叶单元的所述内部电路的端子之间的端口-端口电阻；以及使所述叶单元中的每一个的一或多个端子短接到所述等效网络中的对应者的中心节点。
12、在一或多个实施例中，与所述叶单元的所述内部电路相对应的所述等效网络基于所述叶单元的所述内部电路的所述端子之间的所述端口-端口电阻而生成。
13、在一或多个实施例中，所述叶单元的所述内部电路包含所述叶单元的一或多个寄生电阻，并且其中所述等效网络包含与所述叶单元的所述一或多个寄生电阻相对应的一或多个等效电阻。
14、在一或多个实施例中，提升所述叶单元的所述等效网络包含在所述叶单元中的每一个的输入处连接在所述叶单元外部与所述叶单元的所述一或多个寄生电阻相对应的所述一或多个等效电阻。
15、在一或多个实施例中，为了基于所述叶单元的dc模拟确定所述叶单元的所述内部电路的所述端子之间的所述端口-端口电阻，所述处理器配置成：在所述叶单元的所述内部电路中的每一个的第一端子和第二端子之间施加电压以确定所施加电压；使所述叶单元的所述内部电路中的每一个的一或多个其它端子浮动；测量所述叶单元的所述内部电路中的每一个的所述第一和第二端子之间的电流以确定所测量电流；以及测量所述叶单元的所述内部电路中的每一个的所述一或多个浮动端子中的一个处的电压以确定所测量电压。
16、在一或多个实施例中，所述处理器进一步配置成：通过将所述所测量电压除以所述所测量电流来确定所述第一和第二端子之间的第一电阻值；以及将所述所施加电压除以所述所测量电流并从除法结果减去所述第一电阻值来确定所述第一和第二端子之间的第二电阻值。
17、在一或多个实施例中，所述处理器进一步配置成：在所述叶单元的所述内部电路中的每一个的第三端子和第四端子之间施加电压以确定第二所施加电压；使所述叶单元的所述内部电路中的每一个的所述第一端子和所述第二端子中的一或多个浮动；测量所述叶单元的所述内部电路中的每一个的所述第三和第四端子之间的电流以确定第二所测量电流；测量所述叶单元的所述内部电路中的每一个的所述一或多个浮动第一和第二端子中的一个处的电压以确定第二所测量电压；通过将所述第二所测量电压除以所述第二所测量电流来确定所述第三和第四端子之间的第三电阻值；以及通过将所述第二所施加电压除以所述第二所测量电流并从第二除法结果减去所述第三电阻值来确定所述第三和第四端子之间的第四电阻值。
18、在一或多个实施例中，所述处理器进一步配置成：确定所述叶单元的所述内部电路当中的一内部电路缺失第三端子；在所述叶单元的所述内部电路的所述第一端子、所述第二端子和第四端子当中的逆时针端子和所述第一、第二和第三端子当中在所述缺失第三端子对面的端子之间施加电压，所述逆时针端子处于所述缺失第三端子的逆时针位置；测量所述逆时针端子和在所述缺失第三端子对面的所述端子之间的电流；测量所述第一、第二和第四端子当中的顺时针端子处的电压，所述顺时针端子处于所述缺失第三端子的顺时针位置；以及通过将所述顺时针端子处的所述电压除以所述逆时针端子和在所述缺失第三端子对面的所述端子之间的所述电流并从第三除法结果减去所述逆时针端子的电阻来确定在所述缺失第三端子对面的所述端子的电阻。
19、在一或多个实施例中，一种非暂时性计算机可读介质包含所存储指令，所述指令在由处理器执行时使所述处理器：生成与表示存储器模块电路的网表的多个叶单元的内部电路相对应的等效网络；将所述叶单元的所述等效网络提升到高于所述存储器模块电路中的所述叶单元的分层层级；以及执行表示所述存储器模块电路的所述网表的所述叶单元的瞬态分析。
20、在一或多个实施例中，所述处理器进一步配置成：确定所述叶单元的所述内部电路的端子之间的端口-端口电阻；以及使所述叶单元中的每一个的一或多个端子短接到所述等效网络中的对应者的中心节点，其中所述叶单元的所述内部电路包含所述叶单元的一或多个寄生电阻，其中所述等效网络包含与所述叶单元的所述一或多个寄生电阻相对应的一或多个等效电阻，并且其中提升所述叶单元的所述等效网络包含在所述叶单元的输入处连接在所述叶单元外部与所述叶单元的所述一或多个寄生电阻相对应的所述一或多个等效电阻。
21、在一或多个实施例中，为了基于所述叶单元的dc模拟确定所述叶单元的所述内部电路的所述端子之间的所述端口-端口电阻，所述处理器进一步配置成：在所述叶单元的所述内部电路中的每一个的第一端子和第二端子之间施加电压以确定所施加电压；使所述叶单元的所述内部电路中的每一个的一或多个其它端子浮动；测量所述叶单元的所述内部电路中的每一个的所述第一和第二端子之间的电流以确定所测量电流；测量所述叶单元的所述内部电路中的每一个的所述一或多个浮动端子中的一个处的电压以确定所测量电压；通过将所述所测量电压除以所述所测量电流来确定所述第一和第二端子之间的第一电阻值；以及通过将所述所施加电压除以所述所测量电流并从除法结果减去所述第一电阻值来确定所述第一和第二端子之间的第二电阻值。