专利名称：传输式进(借)位算术运算器的制作方法
技术领域：
本发明涉及一种改进的计算机算术运算器，特别是对进(借)位结构的改进。
现有的加(减)法算术运算器的进(借)位结构有两种(1)串行进(借)位算术运算器的进(借)位结构是在确定后一位进(借)位输出后，后一位进(借)位和本位两参加运算的二进制数码进行运算产生本位进(借)位输出，这种进(借)位结构具有运算速度慢，结构简单，生产成本低的特点。(2)并行进(借)位算术运算器的进(借)位结构是通过对某一确定位的全部后面位的输入值进行运算来确定这一确定位的后一位进(借)位输出，这种进(借)位结构具有运算速度快，结构复杂，生产成本高的特点。
本发明的任务是提供一种改进的计算机算术运算器的进(借)位结构，在简单的进(借)位结构的基础上，快速地产生进(借)位输出，并达到目标输出的算术运算器。
本发明的任务是以如下方式完成的将一位全加(减)法运算分两类第一类，某位的两个输入值即可确定此位的进(借)位输出;第二类，某位的输入值不能确定此位的进(借)位输出，但此位的进(借)位输出和后一位的进(借)位输出相同。用开关一，开关二两个互补的开关。当为第一类运算时，开关一接通，由输入值直接输出本位进(借)位。开关二断开，不对低位进(借)位响应;当为第二类运算时，开关一断开，不对本位输入响应，开关二接通，将低一位的进(借)位直接接收。通过产生的进位信息和输入值运算决定输出值。这种进(借)位结构具有结构简单，速度快的特点。
以下将结合附图对本发明作进一步的详细描述。
图1是本发明的单元逻辑原理图。
图2是仅完成加法功能的单元逻辑原理图。
图3是仅完成减法功能的单元逻辑原理图。
参照图1，控制输入端(1)为低电平“0”时，完成的是加法运算，等效原理图为图2;控制输入端(1)为高电平“1”时，完成的是减法运算，等效原理图为图3。
参照图2，进行一位全加运算时，加数和被加数可交换地从(2)、(3)输入信号为“1，1”时，(7)位为“0”，开关a接通，开关b断开，本位进位输出(5)接收来自(2)的信号，输出“1”;当(2)、(3)输入，输入信号为“0，0”时，(7)位为“0”，开关a接通，开关b断开，本位进位输出(5)接收来自(2)的信号，输出“0”;当(2)，(3)输入信号为“0，1”或“1，0”时，(7)位为“1”，开关a断开，开关b接通，本位输出(5)接收来自低一位的进位信号输入(4)。进行n位全加时，只需将n个单元的(4)端和(5)端串联连接，将最末单元的端(4)输入“0”即可完成。整个运算完成需要三个过程一、开关a和开关b是接通还是断开，n位并行完成;二、每一单元的端(2)和最末一位端(4)的输入信号“0”通过在打开开关上的传输产生每一位的进位输出;三、每一位端(7)和端(4)并行异或运算，通过每一位的端(6)和最高位的端(5)输出n位全加和。
参照图3，进行一位全减运算时，减数从(2)输入，被减数从(3)输入，当(2)、(3)输入信号为“0，1”时，(7)位为“1”，开关a接通，开关b断开，本位进位输出(5)接收来自(2)的信号，输出“0”;当(2)、(3)输入信号为“1，0”时，(7)位为“1”，开关a接通，开关b断开，本位借位输出(5)接收来自(2)的信号，输出“1”;当(2)，(3)输入信号为“0，0”或“1，1”时，(7)位为“0”，开关a断开，开关b接通，本位输出(5)接收来自低一位的借位信号输入(4)。进行n位全减时，只需将n个单元的(4)端和(5)端串联连接，将最末单元的端(4)输入“0”即可完成。整个运算完成需要三个过程一、开关a和开关b是接通还是断开，n位并行完成;二、每一单元的端(2)和最末一位端(4)的输入信号“0”通过在打开开关上的传输产生每一位的借位输出;三、每一位端(7)和端(4)并行异或运算，通过每一位的端(6)和最高位的端(5)输出n位全减差。
用于集成电路生产时，两个开关的设计性能是整个运算器的关键，开关性能差将导致由于传输中信号衰减引起的失真。当位数达到可能引起失真的相当多时，可用现行的进(借)位结构进行补偿。
本发明所需知识仅为大学计算机专业所学的知识，没有任何参考资料。
权利要求
由直接输入端控制的两个互补的开关a和b，其特征在于(1)、仅由确定的某一位上的输入信息确定开关是断开还是接通。(2)、进(借)位信息的获得仅由直接输入的信息和这些信息在开关的传输决定。
全文摘要
本发明提供了一种在简单进(借)位结构的基础上，快速产生进(借)位的计算机算术运算器。它是借助于两个互补的开关对输入信息直接传输产生进(借)位。在单元连接和逻辑功能方面和串行加法器相同，运算过程近似于并行加法器。
文档编号G06F7/50GK1073025SQ91111289
公开日1993年6月9日 申请日期1991年12月4日 优先权日1991年12月4日
发明者赵亚楠 申请人:赵亚楠