专利名称：算术运算器及算术运算电路的制作方法
技术领域：
本发明涉及算术运算器，特别是那些适用于超高速微处理机及同类设备的算术运算器。
在诸如需要高集成度的微处理机的逻辑超大规模集成电路(V)LSI中，场效应管特别是MOS管技术的应用是主要潮流〔例如，1983年2月23日吉姆·斯莱格等在国际固态电路会议83(ISSCC83)上发表的“在芯片中具有存储保护的16位微处理机”〕。然而，由于MOS管是电压驱动型的，信号在电源电位和地电位之间切换。这一理论现象在超高速领域中的每一部分里都会形成一个临界的通路。另一方面，采用双极晶体管技术(例如，谢·莫尔等人在1983年2月23日的ISSCC83上发表的“16位微处理机的实时应用”)的微处理机是电流驱动型的，因此信号可随一个小幅度电压的变化而切换。但是，由于双极晶体管必须有基极电流，因此就电力消耗而言，很难实现高集成度的逻辑LSI。
本发明的第一个目的就是消除上述缺陷，并给出一个具有高工作速度的算术运算器。
本发明的第二个目的是给出高集成度的算术运算器。
本发明的第三个目的是给出低功耗的算术运算器。
本发明的第四个目的是给出具有高工作速度和低功耗的算术运算器的三态电路。
本发明算术运算器的第一个特征是在至少含有一组寄存器的算术运算器的算术运算电路中，混合使用了双极型晶体管和场效应管。
在本发明推荐的方案中至少有一个组合逻辑电路是由双极晶体管和场效应管混合使用的复合逻辑线路构成。进一步说，在本发明推荐的方案中至少有一个构成输出缓冲器的组合逻辑电路是由双极晶体管和场效应管混合使用的复合逻辑线路构成。
本发明算术运算器的第二个特征是在算术运算器中有一个读出总线，用以连接寄存器组中的寄存器和算术运算电路，并且还有一个阅读上述寄存器中信息的读出电路接在读出总线上。
在本发明算术运算器的推荐方案中，上述读出电路是一个读出和预载电路对读出总线预加载。
在本发明算术运算器的推荐方案中，读出和预载电路是由混合使用的双极型晶体管和场效应管构成。
在本发明算术运算器的进一步推荐方案中，读出和预载电路至少包括一个双极型晶体管用以对读出总线预加载和一个场效应管用以控制该双极晶体管的电流，并依据场效应管的阈值确定读出总线的预载电压。
在本发明算术运算器的进一步推荐方案中，寄存器中有一位是由连接在两个读出总线上的多端口RAM构成。
在本发明算术运算器的进一步推荐方案中，两个读出和预载电路相对于寄存器和算术运算线并行安置的方向上的一点对称安置。
在本发明算术运算器的进一步推荐方案中，读出总线通过一个放大器接在一个地址寄存器上。
在本发明算术运算器的进一步推荐方案中，场效应管是MOS管。
在本发明算术运算器的进一步推荐方案中，算术运算器连接移位输出电路和读出总线，并且具有一移位电路。它靠读出电路和预载电路执行类似于读出寄存器的移位操作。
本发明的算术运算器的算术运算器的特征是在(KXN)位算术运算电路中，有一个进位传输电路，该进位传输电路是由混合使用的双极型晶此管和场效应管构成。
在本发明算术运算器的算术运算电路的推荐方案中，进位传输电路有K个N-位块先行进位电路，其中混合使用了双极型晶体管和场效应管。
在本发明算术运算器的算术运算电路的进一步推荐方案中，双极晶体管是用在K个N-位块先行进位电路的连接部分。
在本发明算术运算器的算术运算电路的进一步推荐方案中，进位传输电路有一个N位的进位传输电路，它是由场效应管构成用来执行(N-1)位的进位传输。
在本发明算术运算器的算术运算电路的进一步推荐方案中，场效应管是MOS管。
本发明算术运算器的三态电路的特征是包括(1)一个输入终端和一个输出终端;
(2)互补输入的第一和第二控制终端;
(3)第一和第二电位终端;
(4)第一双极型晶体管，其一种类型的集电极接在前述第一电位端，且这一导电类型的发射极接在前述输出终端;
(5)第二双极型晶体管，其一种导电类型的集电极接在前述输出端，且这一导电类型的发射极接前述第二电位端;
(6)另一种导电类型的第一和第二场效应管，它们的栅极分别接到前述输入端和前述第一控制端，并且源极和漏极分别串接在前述第一电位端和另一导电类型的第一双极型晶体管的基极;
(7)一种导电类型的第一和第二场效应管，它们的栅极分别接到前述输入端和前述第二控制端，其漏极和源极以串联的方式连接到前述输出终端和另一导电类型的第二双极型晶体管的基极;
(8)第三场效应管，其源极和漏极与第一双极型晶体管的基极和前述输出终端相连，其栅极接在前述第一控制终端或前述第二控制终端上;
(9)第四场效应管，其源极和漏极与第二双极型晶体管的基极和前述第二电位终端相连，其栅极接在前述第一控制终端或前述第二控制终端;
(10)第一电阻性元件设置在第一双极型晶体管的基极和前述输出终端之间;和(11)第二电阻性元件设置在第二双极型晶体管的基极和前述第二电位终端。
在本发明算术运算器的三态电路推荐方案中，场效应管是MOS晶体管。
在本发明算术运算器的三态电路进一步的推荐方案中，电阻性元件是电阻器。
本发明的其他目的和特征将由以下实施方案的描述来说明。
图1是表示本发明实施方案的处理机的配置图。
图2是微程序控制器的配置图;
图3是微指令译码器的配置图;
图4至图55表示本发明实施方案的算术运算器的配置图。
从以下参考附图所进行的详细描述中，本发明便一目了然了。
下面参照附图对本发明的一个实施例进行描述。
图1是高集成度处理机100的配置图，它集成在一个半导体基底上，表示本发明的一种实施方案，这一处理机包括一以微程序ROM(只读存储器)为主要元件的微程序控制器101;一个微指令译码器102;一个算术运算器103;一个数据输入/输出缓冲器104;一个地址输出缓冲器105;和一个时钟源缓冲器106。从取指令到执行的操作过程将参照图1实例加以叙述。
(1)取指令算术运算器103中程序计数器的内容通过总线算术运算器103中程序计数器的内容通过总线115输出到地址输出缓冲器105，并通过总线107送到处理机100的外围。相应于这一地址的指令字通过总线108数据输入/输出缓冲器104和内部总线109送入微程序控制器101。
(2)微指令的读出对送到微程序控制器101的指令字进行解释对送到微程序控制器101的指令字进行解释并以微指令串的形式，输出到总线110上。
(3)微指令的解释和执行微指令从微程序控制器101通过总线110送入微指令译码器102，并被解释。因此，输出信号111、112和113直接控制算术运算器103。
另一方面，输入时钟源缓冲器106的原始时钟114分别通过时钟信号线114a、114b和114c加在相应的单元101、102和103上。
图2是图1中微程序控制器101的配置图。微程序控制器101包括指令寄存器200;指令译码器201;微地址选择器202;ROM的地址译码器203;ROM的存储器部分204;微指令寄存器205;存放寄存器号的寄存器206;和微程序控制器101中的控制电路207。通过总线109输入微程序控制器101中的指令字，由控制电路207的控制信号219控制其进入指令寄存器200。指令寄存器200的内容通过总线210送入指令译码器201并进行解释。从而，输出相应的微程序首地址信号211和寄存器号码212。对于前一个信号，微地址选择器202在控制电路207的输出信号218的作用下选出首地址211的一边。微地址选择器202的输出信号213加在ROM地址译码器203上。另一方面，后一信号在控制电路207的输出信号220的作用下被装入寄存器206作为寄存器号。
在ROM地址译码器203中，确定了相应于输入地址信号213的字，并通过驱动字信号214(至少一个)将存储在ROM存储部分204的一个字读出。这一读出的字通过总线215装入微指令寄存器205。微指令寄存器205的一部分内容通过信号线110a接到微指令译码器102。另一方面，其他部分中的信号线216接到控制线路207，并用于控制前述指令寄存器200，微地址选择器202和存放寄存器号的寄存器206。进一步讲，上述之外还有一部分信号线217指出在目前的微指令后面要取出的下一条微指令的地址、微地址选择器202通过信号线218控制，从而使地址信号217加到信号线213上。
此外，存放寄存器号的寄存器206的输出信号110b在下一步连接到微指令译码器102上。其方式与上述110a信号相似。
图3表示了微指令译码器102的配置图。译码器102包括多路开关选择器300、301和302用来选取寄存器序号源寄存器译码器305用来选取寄存器中将要工作的一个寄存器;寄存器译码器306用来选取另一寄存器;寄存器译码器307用来选取存储算术运算结果的寄存器;冰微指令寄存器303用来将寄存译码器307的工作时序相对寄存器译码器305和306的工作时序延迟一个时钟脉冲;子微指令寄存器304用来将算术电路的控制时序相对寄存器译码器305和306的控制时序延迟半个时钟脉冲。在微程序控制器101中，微指令寄存器205的部分信号线110a分为110a-1，110a-2表示用来要读的寄存器序号110a-3表示要读的寄存器序号110a-a，110b-b，110c-c，用以控制多路开关选择器300，301，302和110a-4用以控制算术运算电路及类似电路(后面会解释)。多路开关选择器300，301和302在信号110a-a，110b-b，110c-c控制下，或者选择存放在微指令寄存器205中的信息，作为寄存器序号源，或者选择以指令译码器201取出，并已存放在寄存器206中的信息作为寄存器序号源。要读出寄存器是这样进行选择的多路开关选择器300和301的输出信号分别输入到寄存器305和306，表示译码结果的输出信号314和315用于此种选择。另一方面，要写的寄存器是这样进行选择的多路开关选择器302的输出信号310先存放在子微指令寄存器303中，从寄存器读出延迟了一个小时钟脉冲后信号313再输入寄存器译码器307，和表示译码结果的输出信号316用于此种选择。在这种情况下，做为读出寄存器，并非总需选取两个寄存器。在单操作数运算(例如，增量/减量或诸如此类)或无操作数运算(清除或诸如此类)的情况下，会有相应的一个寄存器读出被指定或该寄存器的读出设有被指定。此外，写入寄存器的数量并不限定为一个。算术运算的结果可以被写入多个寄存器。
算术运算器的算术运算电路被控制在前述对寄存器读出和写入的时间间隔内。这些运算时间之间的延迟是由子微指令寄存器304提供的。延迟了半个时钟的控制信号317送入算术运算电路。
图4是作为实施方案主要部分的算术运算器103的配置图。算术运算器103包括寄存器400;寄存器读出总线410和411的读出和预载电路401和402;算术运算电路403;用以读内部总线109上数据的数据读出寄存器404;向内部总线109输出数据的数据写入寄存器405;把地址输出到内部总线115的地址寄存器406;把从写入总线412输入的数据以多位数据形式移位的桶形移位器407。
算术运算器103的基本运算分为四类，并加以详细描述。
(1)寄存器间的算术运算〔这种情况是数据从寄存器组400中的两个寄存器读出由算术运算电路403进行运算，其运算结果重新写入寄存器组400中的一个寄存器〕。
寄存器组400中的两个寄存器是根据寄存器译码器305和306的输出314a和315来选取的，从而使选出的寄存器的内容分别通过两个端口413和414传输到寄存器读出总线411和410上。这些数据由预载和读出电路402和401(将在后面进行解释)以高速进行检测，它们的输出信号415和416输入算术运算电路403。表示算术运算电路403的运算结果的输出信号417传送到写入总线412上，并通过端口421写入寄存器组400中的一个寄存器(它是由寄存器译码器307的输出信号316a指出的)中。
(2)程序计数器的更换〔寄存器组400中的程序计数器的更新(增数)并装入地址寄存器406中〕寄存器组400中的程序计数器是由寄存器译码器306的输出的控制信号315来选择的，从而选出的程序计数器的内容通过端口414传送给寄存器读出总线410。在寄存器读出总线410上的数据由预载和读出电路401进行检测，并将其输出信号416输入到算术运算电路403;数据没有传送给寄存器读出总线411这一边，且控制信号317设置为增量方式，从而使代表算术运算电路403的算术运算结果的输出信号变为〔(程序计数器)+1〕。这一更新的数值通过写入总线412在信号316a控制下，从端口421写入程序计数器。
另一方面，通过端口414传输给寄存器读出总线410的程序计数器内容由控制信号316a装入地址寄存器406，并通过总线422传入的内部总线115。
(3)输入数据和数据输出的算术运算由内部总线109输入到数据读出寄存器414的数据通过端口418传送给寄存器读出总线411。一方面，寄存器400中的一个寄存器的内容通过端口414，在控制信号315作用下传送给读出总线410。表示算术运算电路403算术运算结果的输出信号417通过写入总线412写入寄存器组400中的一个寄存器或写入数据写入寄存器405。在算术运算电路的输出信号417写入数据写入寄存器405的情况中，其内容由控制信号112控制通过端口419传入内部总线109。这一实例是关于寄存器组400中一个寄存器的内容和存贮器的数据进行算术运算，并将其结果再存入到存储器中。
(4)桶形移位表示算术运算电路403的算术运算结果的输出信号417在信号316e控制下通过写入总线412装入桶形移位器407。在下一周期中，按照控制信号314c指明的移位量进行移位的结果通过端口420传送给寄存器读出总线411。这种情况实际类似于从寄存器组400中的读出，这里不再作详细的描述。
算术运算器103中各部件的详细线路及其工作将参照附图在下面加以叙述。
图5表示了寄存器组400和用于读出总线的预载和读出电路401和402的详细电路图。每一配置的运算原则将加以解释。
(1)寄存器组400的一位配置如上所述，寄存器组400是“多端口RAM(随机存取存储器)”，它连接着两个读出总线和一个写入总线寄存器组400最低有效位配置的组成有连接在写入总线410-0上的端口411-0的NMOS晶体管500，一位存储器的CMOS倒相器501和502;以及把数据传送到读出总线410-0和411-0上的NMOS晶体管503到506。写入前述RAM的一位的操作是通过将控制信号316a-0设置在“高”电平把写入总线412-0上的内容经NMOS晶体管500加到作为存储器的CMOS倒相器501和502来执行的。另一方面，读出操作是通过将控制信号315-0和314a-0设在“高”电位，因此只有在CMOS倒相器501的输出是“高”电平时才能分别使读出总线410-0和411-0上的载荷卸载。如果CMOS倒相器501的输出是“低”电平，相应的读出总线410-0和411-0上的载荷不能卸载。寄存器组400的读出操作是在读出总线410和411预载后执行的。
(2)读出总线410-0和411-0的预载和读出电路401和402。
相应于读出总线410-0的预加载和读出电路401的一位的构成有对读出总线410-0预载的NPN双极型晶体管(此后筒称NPN晶体管)512;控制该NPN晶体管512的CMOS倒相器507，508和509NMOS晶体管510;和PMOS晶体管511。可以用象顶载间隔和卸载间隔这样的两个时间间隔来讨论本电路的工作。
(1)预载间隔在预载间隔内，时钟信号520是“低”电平。NMOS晶体管保持在“断”状态。现在假设当读出总线在“低”电平时CMOS倒相器507的输出是“高”电平。与此相反，串接在CMOS倒相器508上的CMOS倒相器509的输出处于“低”电平。因此，由于这个CMOS倒相器509的输出接到PMOS晶体管511的栅极。以致CMOS晶体管511成为“通”状态。在这种情况中，由于CMOS倒相器507和CMOS晶体管511，就有一个足够的基极电源加到NPN双极型晶体管512的基极，NPN晶体管512的集电极电流从NPN晶体管512的发射极传送给读出总线410-0，从而使读出总线410-0开始预加载。当读出总线410-0(已被置于“低”电平)接近“高”电平时，CMOS倒相器507首先接近“低”电平，致使从倒相器507到NPN晶体管的基极的电流受到抑制。此后，串接的CMOS倒相器508和509的终点输出接近“高”电平，并且PMOS晶体管511也截止，造成NPN晶体管512的基极电流关断。鉴于上述操作，读出总线410-0-在预载间隔中预加载到一个常量电压(即时钟信号520是在“低”电平时的间隔)。这一预载电压是由构成CMOS倒相器507、508和509的NMOS和PMOS晶体管的门限电压(VTH)决定的，从而即使在MOS处理机中的VTH有变化，也可确定针对这种变化的预载电压，并可执行稳定的预载操作。就预载和读出电路402而言，读出总线411-0也类似地受到预载。两个预载和读出电路401和402的输出416-0和415-0在预载之后肯定变成“高”电平。
预载和读出电路401和402是以时钟信号线520的中心点为中心对称安置的。由于时钟信号线520可以共用，进而读出总线410和411能够并行安置在预载和读出线路401和402的两边。
(2)卸载寄存器组400中的寄存器读出周期(卸载)是通过把时钟信号520设在“高”电平来实现的。通过把时钟信号520设在“高”电平，连接在NPN晶体管512基极的NMOS晶体管510导通，NPN晶体管512的基极电位保持在“低”电平。这样，可以防止由于读出总线410-0电位的变化以使CMOS倒相器507和PMOS晶体管511影响提供的电源。现在假设构成一位RAM的CMOS倒相器501的输出是“高”电平，且控制信号315-0是“高”电平，NMOS晶体管503和505为“通”状态，因此由于前述两个串接的NMOS晶体管503和505就使得读出总线410-0卸载。这一卸载使得读出总线410-0的微小变化的放大量与串接的CMOS倒相器508和509的增益相同。这一放大了的变化反映到读出信号416-0，因此，即使在读出总线410-0中包含有很大的电容性负载，大约0.1伏的卸载就使得读出信号416-0从“高”电平变为“低”电平。
图6表示了时钟信号520，NPN晶体管512的基极电位521，读出总线410的读出信号416-0在前述操作中的工作波形。从图6中会了解到，由于控制NPN晶体管512的CMOS倒相器和PMOS晶体管511的作用，读出总线410-0通过两阶段预加载，并达到一常量预载电压。另一方面，在卸载间隔，读出信号416-0确定了由于读出总线410-0的载荷稍微卸载时的输出。取得了这一效果是由于预载电压设定在比读出信号416-0(此时设定在“低”)稍微高一点的电压上。如前所述，预载电压是由NMOS晶体管和PMOS晶体管的门限电压(VTH)确定的，从而它并不受MOS处理变化的影响。
图25表示在寄存器和算术运算电路之间的读出总线中的读出电路的必要部分。主要的配置包括2500-0至2500-0的触发器构成(n+1)字的寄存器的一位贮存部分;读出总线522;NMOS晶体管2501-0至2501-n(每个都由两只晶体管组成，并构成把数据传输到读出总线522上的逻辑“与”;)和预载读出电路401。在这种配置时，若读出控制信号315中有一个变为“高”电平时，接在这一高电平信号上的NMOS晶体管便导通。另一个是否导通取决于触发器的内容。结果是相应于读出信号为“高”电平的寄存器(触发器)的内容就反映到读出总线522上。此时，便引起了以下问题。即由于有许多寄存器(触发器)通过由两只晶体管组成的NMOS晶体管连接到读出总线552上，所以便增加了总线本身的电容和NMOS晶体管的漏极电容。因此，如果为了将触发器的内容反映到读出总线522上，而把高驱动能力的缓冲器接在每一个触发器上，寄存器部分的尺寸就会大大增加;实际上这样的寄存器在高集成度的处理机中是不可能实现的。因此，在本实施方案中的读出总线522的预载和读出电路401中，读出总线522是预先加载的，并且仅在读出总线522的载荷取出时，读出电路才能检测出一个很微小的电位变化，使得提高操作速度和高集成度得以实现。
相反，写入总线具有相反的意义。图26是表示在写入总线524中具有高驱动能力的缓冲器必要部分。
数据通过写入总线524写入(n+1)字的一位寄存器中。在这一过程中，由于类似于前述读出总线522的原因。一位数据不得不传输给具有高容性负载的写入总线524。即，该数据通过写入总线524写入许多未指定的寄存器(触发器)中的一个(或多个)寄存器。因此，具有高驱动力的缓冲器960是不可避免的。
图7表示了地址寄存器406的配置。地址寄存器406包括接在读出总线410-0上的CMOS倒相器700和701;写入用的MOS晶体管710;构成存储器(触发器)的CMOS倒相器720和721;以及接在内部总线115上的总线驱动器730。如上所述，读出总线410-0当时钟信号520为“低”电平时预加载，在时钟信号为“高”电平时卸载。串接的CMOS倒相器700和701作为放大电路，类似于图5中预载和读出电路401的CMOS倒相器508和509用来放大，读出总线410-0的极其微小的变化。放大的结果在写入信号316d作用下存放在触发器(由CMOS倒相器720和721构成)中，并输入NMOS晶体管710的栅极。CMOS倒相器720的输出通过总线422由总线驱动器730(这是由双极型晶体管和CMOS晶体管组成的复合门电路构成的)传送给内部总线115。
图8表示了由双极晶体管和CMOS晶体管组成的复合门电路相构成的总线驱动器730的内部配置。总线驱动器730包括输入级PMOS晶体管800;NMOS晶体管801;输出级的NPN晶体管804和805;以及跨接在每个NPN晶体管的基极和发射极之间的电阻元件802和803。构成触发器的CMOS倒相器720的输出信号810输入到PMOS晶体管800和NMOS晶体管807的每个栅极。PMOS晶体管800在输出信号810为“低”电平时导通。而NMOS晶体管807在输出信号为“高”电平时导通。因此，当输入总线驱动器730的信号810是“低”电平时，由PMOS晶体管800将一个基极电流加在NPN晶体管804上，并有一集电极电流流过NPN晶体管804，从而输出线422-0迅速加载，并变为“高”电平。相反地当输入信号810是为“高”电平时，输出线422-0上的载荷迅速通过NMOS晶体管805卸载，使得输出线422-0变成“低”电平电阻元件802和803具有给NPN晶体管804和805的基极加偏置的作用。
图9表示图4中算术运算电路403的配置，其中表示了从最低位起的四位电路。在此图中，只画出了算术运算电路403中作为最关键通路的加法器。诸如减法、乘法、除法等算术运算都是加法器的应用方式，因此，将以加法器做例子在下面加以说明，除了那些算术运算电路以外，通常也包括一个逻辑运算电路;但这里省略了。四位加法器的最低位包括暂时存放预载和读出电路401和402的读出信号的内容的锁存器910和911;使锁存器输出信号970和971相“与”的与门920;使门920的输出信号和前述信号970和971相“异或”的异或门930;针对门920和930的输出信号972-0和973-0进行进位传输的四位进位传输电路900〔做加法时是进位(减法时是借位;但是在后面这些信息都定义为进位)〕;使电路900最低位的输出信号974-0和门930的输出信号973-0相“异或”的异或门940;暂时存放门940的输出信号975的锁存器950;以及将锁存器950的输出信号976传送给写入总线412-0的总线驱动器960。在这一加法器中，由门920和930产生的输出信号973-0表示加法器的两位输入数据信号970和971相加的结果。门940的输出信号975表示输入加法器的两位输入信号与进位相加的结果。另一方面，门920的输出信号972-0传给进位传输电路900，当加法器的两位输入都是逻辑“1”时就产生向高位进位的信号。门930的输出信号973-0传给进位传输电路900，当加法器的两位输入信号是逻辑电平“1”和“0”或者“0”和“1”时，就应当将从低位来的进位传输到高位去。在图9中，时钟信号1044被加到进位传输电路900，锁存器950和倒相器980上;倒相器980的输出信号900传送给锁存器910和911。加在锁存器910，911和950的时钟信号具有相反相位，其原因是在时钟周期的前半个间隔，数据暂时存储在锁存器910和911中，而在后半个间隔，加法的结果暂时存储在锁存器950中。
象下面所要讲述的，为了实现进位传输的动态操作，将时钟信号1044加在四进位传输电路900上。加到进位传输电路900上的输入信号1040是来自低位的进位输入信号从进位传输电路输出的信号1042是传向高位的进位输出信号。除上述以外的其他加在进位传输电路900上的输入信号包括在相应位上的“与”输出信号972-0至972-3和“异或”输出信号973-0至973-3。进而，进位传输电路900的其他输出信号包括在相应位的进位信号974-0至974-3。那些输入和输出信号的使用方法将在下面详细描述。
图10表示了四位(N＝4)的进位传输电路900的配置，其中混合使用了双极晶体管和MOS晶体管。进位传输电路分为K个四位块先行进位电路901(它只传送四位之间的进位)和四位传输电路902(它传输四个位之中的进位)。K个四位块先行进位电路901包括一个NMOS晶体管1004，它随着来自低位的进位输入信号1040而动作;NMOS晶体管1005至1008，它们随着相应位的“与”输出信号972-0至972-3而工作，NMOS晶体管1000至1003，它们随着相应位的“异或”输出信号973-0至973-3而工作;一个在连接部分的NPN晶体管1011，用以检测来自低位的进位，并传送到下一级;一个PMOS晶体管1009用来给NPN晶体管1011提供基极电源;以及一个PMOS晶体管1010，用以把NPN双极型晶体管1011的集电极接到电源。四位块先行进位电路901的操作将在下面加以说明。
与两位输入相对应的“与”输出信号972-0至972-3和“异或”输出信号973-0至973-3可以同时变成逻辑电平“0”;但不能同时变成逻辑电平“1”。下面，对应于901电路的两组四位输入数据的模式将给出三种工作实例。
假设电路901在下述条件下工作，即PMOS晶体管1009和1010的门输入信号1043接地，并且两晶体管都处在“通”状态。
(1)输入数据为“0000”和“0000”在来自低位的进位输入信号是“0”或“1”的两种情况中，所有信号972-0至972-3和973-0至973-3均为“0”并且所有NMOS晶体管1000至1008截止。因此，PMOS晶体管继续给NPN双极晶体管1011的基极提供电流，使得NPN晶体管1011导通。从样，即使上述的PMOS晶体管1010处于“通”状态，NPN晶体管1011的集电极电位仍为“0”，进位输出信号1042为“0”。此例表示了没有进位传输的情况。
(2)输入数据为“0000”和“1111”由于所有信号973-0至973-3均为“1”和所有的信号972-0至972-3均为“0”，在来自低位的进位输入信号1040是“0”的情况下，没有进位传输。然而，当进位输入信号1040是“1”时，就有进位传输。当来自低位的进位输入信号1040处于“0”时，NMOS晶体管1004至1008截止。另一方面，NMOS晶体管1000至1003截止，但是由于PMOS晶体管1009的原因加到NPN双极晶体管1011基极上的电流，除了流过NPN双极晶体管1011外，并不流通(NMOS晶体管1000至1003的来极和漏极的电容性负载瞬间充电)，从而NPN双极晶体管1011保持在“通”状态。因此，进位输出信号1042为“0”。
另一方面，当进位信号1040是“1”时，所有NMOS晶体管1000至1004均截止，从而通过PMOS晶体管1009的电流通过串接的NMOS晶体管1000至1004被拉到地电位GND的一端，由此使NPN晶体管1011的基极电流供给受到抑制。因此，NPN晶体管1011截止，且进位输出信号1042由PMOS晶体管1010的上拉而变为“1”。即，进位传输到下一级。
(3)输入数据为“0011”和“1100”在此情况中，信号973-0，973-2和973-3为“1”，信号972-1为“1”其他信号为“0”，从而只有NMOS晶体管1000，1006，1002和1003导通，其他晶体管截止。在这一情形下即使进位输入信号1040是“0”或“1”，由PMOS晶体管1009提供的电流由NMOS晶体管1003，1002和1006取出，也等效于这些NMOS晶体管都串联接地。因此，就导致了供给NPN晶体辖的基极电流受到抑制。所以，NPN双极晶体管截止，进位输出信号1042变为“1”，从而使进位传送给下一级。
在前面的描述中，在来自低位的进位输入信号1040是“1”和所有NMOS晶体管1000至1003都导通的情况下就相应于进位传输中的最关键通路1。随之，PMOS晶体管1009提供的电流可以很容易依照通路2(NMOS晶体管1003，1002，1001和1005)，通路3(NMOS晶体管1003、1002和1006)，通路4，(NMOS晶体管1003和1007)，和通路5(NMOS晶体管1008)的次序取出。
因此，在NMOS晶体管1000至1004构成的每个栅长为L和栅宽为W的情况下，电路1相应于 (W)/5 栅宽的单个NMOS晶体管因此通路2至通路5中的相应NMOS晶体管1005至1008的栅宽可分别设为 (W)/2 ， (W)/3 ， (W)/4 和 (W)/5 。由此使内四位进位传输电路901构成一个紧凑的电路。这种电路可以同样用于四位传输电路902;这将在后面解释。
在上述的例子中四位块先行进位电路901中送往PMOS晶体管1009和1010的栅极输入信号1043是接地的，PMOS晶体管1009和1010总是设在“通”状态，但是实际上，即使将信号1043设置得仅在要求进位传输的算术运算时才使PMOS晶体管1009和1010导通(这是为了使电源消耗降低)，仍能获得类似的进位传输速度。
按照本电路的方法，它是一种完全电流型的工作方式，NPN晶体管1011的“通”和“断”是通过将其基极电流拉向上述的五条通道(NMOS晶体管1000至1008)来实现的，因此工作电压的幅度很小，能获得很高的运算速度。即，有效地应用了双极型晶体管的电流放大性能和MOS晶体管的转换特性。
再一方面，前述四位块先行进位电路901几乎全部使用电流型工作。从而，NMOS晶体管1000至1003的源极和漏极上的电位幅值很小。因此，很难在MOS逻辑电平上取得对应于四位之中每一位的进位信号。因此，最理想是也采用前述四位进位传输电路902。四位进位传输电路902的实施方案是由预载方法构成，并且包括预载用的PMOS晶体管1020至1023;用于禁止在预载期间进行逻辑运算的NMOS晶体管1031至1034;进位传输用的NMOS晶体管1024至1026;进位输入用的NMOS晶体管1027;以及接收“与”信号的972-0至972-2的NMOS晶体管。1028至1030四位进位传输电路902的工作情况如下(1)预载对于时钟信号1044是“低”电平期间，预载用的PMOS晶体管1020至1023导通，由此给NMOS晶体管1024至1026的源极和漏极的电容性负载加载到电源电压Vcc，与此同时，为了完成预载，不管“与”信号972-0至972-2的状态是“0”或“1”，NMOS晶体管1031至1034阻止时钟信号1044(在“低”电平)汲取载荷。
(2)卸载在时钟信号1044处于“高”电平的间隔，预载的PMOS晶体管1020至1023截止，而NMOS晶体管1031至1034导通。在此情况下，NMOS晶体管1024至1030的“通”或“断”状态依照输入加法器的数据决定;NMOS晶体管1024至1026的源极和漏极电位也被确定了用前述四位块先行进位电路中用的三种实例对加法器两组四位输入数据的组合进行解释。
(1)输入数据“0000”和“0000”在此情况中，不管来自低位的进位输入信号是“0”或者“1”，所有信号973-0至973-2和972-0至972-2均为“0”，进位传输用的NMOS晶体管1024至1026的源极和漏极电位保持在预载电压，并且没有电荷取出。随后，四位之中的所有进位信号974-0至974-3是“1”(负逻辑)。这意味着没有进位传输。
(2)输入数据“0000”和“1111”在此情况下，所有“与”信号972-0至972-2变为“0”，所有“异或”信号973-0至973-2变成“1”。因此，进位传输的NMOS晶体管1024至1026导通。NMOS晶体管1028至1030截止。在此时，如果来自低位的进位输入信号是“0”，不出现进位传输，进位传输的NMOS晶体管1024至1026的源极和漏极的电位保持在预载电压。因此，四位中的进位信号974-0至974-3保持在“1”(负逻辑)，这意味着没有进位传输。
另一方面，当来自低位的进位输入信号1040是“1”时，进位传输的NMOS晶体管1026、1025和1024，进位输入的NMOS晶体管1027，以及NMOS晶体管1031都是串联的;同时，它们都处于导通状态，使得NMOS晶体管1024至1026的源极和漏极的载荷拉到地电位GND的一边。因此，每个电位变成“0”(负逻辑)。这表示四位之中有进位信号974-0至974-3。
(3)输入数据“0011”和“1110”此时，进位传输的NMOS晶体管1024和1026和NMOS晶体管1029导通。当来自低位的进位输入信号1040是“0”时，载荷沿NMOS晶体管1026和1029的通路取出;四位之中的进位信号974-2和974-3变成“0”(负逻辑);这表示它们有进位，其他进位信号974-0和974-1变成“1”(负逻辑);这意味着它们没有进位。
相反，当来自低位的进位输入信号040处于“1”时，NMOS晶体管1027也导通，致使载荷沿NMOS晶体管1024和1027的通路及NMOS晶体管1024和1029的通路取出。在此情况中，NMOS晶体管1024至1026的所有源极和漏极都进行载荷取出，致使四位之中所有进位信号974-0至974-3都变成“0”(负逻辑);这意味着它们有进位。
就四位进位传输电路902中的最高位而言，没必要取出载荷其原因是因为前述四位块先行进位电路901执行载荷取出。
图11表示出上述四位字块先行进位电路901的工作波形。当进位输入信号1040为“低”电平时，基极电流从PMOS晶体管1009传送到NPN晶体管1011的基极1041，致使NPN晶体管1011导通，其集电极电位变成“0”，进位输出信号线、1042变为“低”。当进位输出信号1040变为“高”时，由PMOS晶体管1009施加的基极电流受到抑制，致使NPN晶体管1011截止，进位输出信号线1042变成“高”电平。
图27表示了由连接八个(K＝8)四位(N＝4)加法器1100-0至1100-7之中的进位传输电路900-0至900-7是串联的。来自最低位的进位输入1040依次传输给进位传输电路900-0至900-7。在此实施例中，32位是由连接八组进位传输电路构成，每一传输电路由四位串联组成;然而，这32位也可以任意为基础进行串联来构成。
图12表示了在图27的配置中的相应位上进位传输电路900-0至900-7的进位输出信号1042-0至1042-7的状态。如图中表示，依次对每四位的进位传送到高位去。
图13只表示图10中的四位块先行进位电路901。该电路的工作原理已做过介绍，预先给NPN晶体管1011的基极加一电流，使其导通，仅当向高位传送进位时，由PMOS晶体管1009提供的电流通过NMOS晶体管1000至1008的组合取出，从而抑制了基极电流。
图14是表示了与图13电路构思相反的四位块先行进位电路的实施方案。在图14中，NPN晶体管1411最初被NMOS晶体管1409截止，只有当PMOS晶体管1400至1408的组合产生向高位进位时，一基极电流才传送给NPN双极晶体管1411，图13的电路是正逻辑，图14的电路是负逻辑。
在上述图13和图14的任一电路方法中，它们的原理是类似的，是由进位传输逻辑进行进位传输，利用了MOS晶体管的转换特性和双极晶体管的电流放大特性。即，本电路方法采用了双极型晶体管的基极电位工作幅度小的特点，换句话说，是双极型晶体管的gm。
图15是表示图13的四位块先行进位电路901的PMOS晶体管1009和1010由电阻元件1509和1510代替的电路实施方案。在这一方案中，有可能获得与图13电路相同的进位传输速度。然而，在图13的情况下，当不需要进位传输电路901工作时可以将PMOR晶体管1009和1010设置在“断”状态。因此图13电路在电力损耗方面要省一些。
图16是一个改进型的电路，它是由电阻元件1610和1601609分别代替图14中四位块先行进位传输电路901中的PMOS晶体管1410和NMOS晶体管1409。同样在这里，可以获取类似于图14电路的进位传输速度;然而，与图15中的解释的同样原因就电力损耗而言图16的电路是有缺点的。但则，它具有这样一个优点，即由于电阻元件1609的缘故，可执行静态工作。实际上讲，在图14中NPN晶体管1411的基极电位被NMOS晶体管1409动态制低;但是相反，在图16中无须这样的动态工作。
图17表示图15中NPN晶体管和其连接元件1011的改进型。图17(a)与图15相同，其中NPN晶体管配置了肖特基势垒垒二极管。这样配置的原因是为了避免双极晶体管1011的基极电位超过集电极电位引起的“饱和现象”。图17(b)，(c)和(d)是表示了在普通NPN晶体管1711上附加二极管1700来避免前述“饱和现象”的实例。在图17(d)附加了二极管1703减少了NPN双极晶体管1711的集电极电位，并将其传输给下一级。
图18表示了图16中NPN晶体管1411连接元件的改进型，图18(a)与图16一样，其中NPN晶体管配置了肖特基势垒二极管，并起避免类似于图17中双极晶体管的“饱和现象”。图18(b)表示了一个电路配置是在普通NPN晶体管1811上附加二极管1800和1801，从而由于类似原因防止了NPN晶体管1811饱和。
图34是表示四位块先行进位电路901的另一实施方案图。在此图中，参照号1000至1003表示NMOS晶体管。NMOS晶体管1000的漏极与NMOS晶体管1001源极共同连在节点N1上。NMOS晶体管1001的漏极与NMOS的晶体管1002的源极共同连接在节点N2上。NMOS晶体管1002的漏极与NMOS晶体管1003的漏极共同连接在节点N3上。NMOS晶体管1000的源极与NMOS晶体管1004的漏极共同连接在节点N0上。NMOS晶体管1003的漏极与NPN晶体管1712的基极共同连接在节点N4上。NMOS晶体管1000至1003的每个栅极连接在相应的一组输入信号A和B的异或输出。
NMOS晶体管1004和NMOS晶体管1732串联并接在节点N0和地电位GND之间。NMOS晶体管1005和NMOS晶体管1733串联并接在节点N1和地电位GND之间。NMOS晶体管1006和NMOS晶体管1734串联并接在节点N2和地电位GND之间。NMOS晶体管1007和NMOS晶体管1731735串联并接在节点N2与地电位GND之间。NMOS晶体管1008和NMOS晶体管1736串联并接在节点N4和地电位GND之间。进位输入信号1040接在NMOS晶体管1004的栅极上，相应的一组输入信号A和B的“与”输出接在NMOS晶体管1005至1008的每个栅极，时钟信号φ1通常连接在NMOS晶体管1732至1736的每个栅极上，NPN晶体管1712的集电极连接在电阻1740的一端，而其基极连接在节点N4上，其发射极接地电位GND，电阻1740的另一端接NMOS晶体管1730和1731，及PMOS晶体管172的各个漏极，NMOS晶体管1730和1731的源极连在NPN晶体管1712的基极，NMOS晶体管1730的栅极连到时钟φ1，NMOS晶体管1731的栅极接电源电位Vcc。
PMOS晶体管1720的源极接电源电位Vcc，PMOS晶体管1720的栅极迁接模式信号M0。在这样的配置中四位进位输出信号1042从NPN晶体管1712的集电极取出。这一电路的工作情况将通过两个典型情况加以说明。
(1)φ1＝1，φ2＝0，A0至A3＝0000，B0至B3＝0000在此情况中，所有NMOS晶体管1000至1003和NMOS晶体管1005至1008都处于“断”状态。因此，在此时，不管是否有进位输入信号1040，节点N4至地电位GND之间不存在电流通路。因此，基极电流通过PMOS晶体管1720和NMOS晶体管1731从电源电位Vcc流向NPN晶体管1712，NPN晶体管1712导通。因此，在此时，进位输出信号1042是“0”。
(2)φ1＝1，φ1＝0，A0至A3＝1111，B0至B3＝0000
在此情况中，所有NMOS晶体管1000至1003处于“通”状态;所有NMOS晶体管1005至1008处于“断”状态。如果进位输入信号1040在这状态是“0”;类似于前述情况从节点N4到地电位GND不存在电流通预;因此，NPN晶体管1712是在“通”状态，进位输出信号1042是“0”。另一方面，当进位输入信号1040是“1”时，从节点N4，N3，N2和N0到地电位GND的电流通路就形成了，致使NPN晶体管1712的基极电流被旁路到地电位GND;NPN晶体管1712截止。因此，负载(未示出)通过PMOS晶体管1720和电阻1740被加载，进位输出信号1042变为“1”。
NMOS晶体管1730是一附加装置，它在时钟信号φ2为“1”时增加NPN晶体管1712的基极电流，并因此使导通的速度加快。电阻1740是一电平移动装置，以与进使输出信号1042的电平相匹配。PMOS晶体管1720的栅极接入模式信号MO，并且在正常工作中，模式信号为“0”电平，PMOS晶体管1720处于导通状态;然而，在非工作状态时，模式信号MO为“1”电平，PMOS晶体管1720处于关断状态，这样就关断了整个电路的电源。
应予注意，在前面(1)和(2)中叙述的工作过程中，在进位信号传送时所通过的各个节点(N0到N4)上的电压被抑制成NPN晶体管1712基极一发射极之间的结电压(大约0.9V)因此该电路是以低幅工作的。所以，进位传送通路中的落生电容的充/放电时间变短了，由于可获得高速度的进位传送。除此之外，作为电平恢复装置可以联结具有比MOS晶体管的传导率gm更大的双极晶体管结果，在节点N4的低幅信号能在实际上作为一个大幅度的逻辑电平信号取出来。
本发明方案是采用一个沟道长为2.0μm的MOS晶体管和一个发射极尺寸为2×5μm2，fT为3.0GHz的NPN晶体管来实现的，在32的情况下可以获得大约6毫微秒的进位传送速度，并且，还可取得是通常电路3倍以上的高速操耳。
电路图19表示图4所示数据读出寄存器404和数据写入寄存器405的详细的电路安排。
数据读出寄存器404把数据从内部总线109通过数据线(423-0到423-3…)和NMOS晶体管1904装入到由CMOS反相器1902和1903组成的存储器(触发器)中如同前面寄存器400的情况一样，数据以相似方法通过NMOS晶体管1900和1901以及预载和读出电路402读出至读出总线411-0。
在另一方面，数据写入寄存器405把输入到写总线412-0至412-3…)的数据通过HMOS晶体管1905暂时存储到由CMOS倒相器1906和1907所组成的存储器(触发器)中。存放在这个存储器中的内容通过总线419-0和三态缓冲器1908传输至内部总线109，用于将数据写入寄存器405的内容传输到内部总线109的三态缓冲器1908的数据由内部总线109输入到数据读出寄存器404的时候必须设置在高阻抗状态。下向对照附图解释三态缓冲器1908的结构。
电路图20表示三态缓冲器电路1908的一种实施方案。
参考数字2010表示一个输入终端;2011是一输出终端;2020和2021是输入互补信号的第一和第二控制终端;Vcc为电源电位终端;GND为接地电位终端，2006是第一NPN双极晶体管，其N型集电极与电源电位终端Vcc连接，其N型发射极与输出终端2011相连接;2008是第二NPN双极晶体管，其N型集电极与输出终端2011相连接，其N型发射极与接地电位终端GND相连接。数字2000和2001表示第一和第二PMOS晶体管，其源极和漏极串接在电源电位终端Vcc和第一双极晶体管2006的基极之间，第一PMOS晶体管2000的栅极与第一控制端2020相连接，同时，第二NMOS晶体管2001的栅极与输入端2010相连接。数字2003和2004是第一和第二NMOS晶体管，其漏极和源极串接在输出终端2011和第二NPN双极晶体管2008的基极之间。第一NMOS晶体管2003的栅极与输入终端2010相连接，同时，第二NMOS晶体管2004与第二控制终端2021相连接。
2007代表第三NMOS晶体管，其源极和漏极与第一NPN双极晶体管2006的基极和输出终端2011相连接，其栅极与第一控制端2020相连接。2009是第四NMOS晶体管，其源极和漏极与第二NPN双极晶体管2008的基极和接地电位终端GND相连接，其栅极与第一控制终端2020相连接。
数字2002是电阻器，它设置在第一NPN双极晶体管2006的基极与输出终端2011之间作为第一电阻元件;2005也是一个电阻器，它设置在第二NPN双极晶体管2008的基极与接地电位终端GND之间，作为第二电阻元件。
(1)用作普通缓冲器将加至控制终端2020和2021的控制信号分别设置为“0”和“1”，PMOS晶体管2000和NMOS晶体管2004导通。NMOS晶体管2007和2009截止。在这种情况下，这个电路与图8所示的总线驱动器完全相同。在输出终端2011获得具有与输入终端2010的电平相反向的输出信号。这一输出信号由NPN双极晶体管2006和晶体管2008所驱动。因此有可能将具有很大容性负载的总线进行强力的加载或者卸载。
(2)工作于高阻抗将加至控制终端2020和2021的控制信号分别设置为“1”和“0”，PMOS晶体管2000和NMOS晶体管2004截止，NMOS晶体管2007和2009导通。这样，NPN双极晶体管2006和2008的基极一发射极之间的电位变为“0”，以使两个NPN双极晶体管2006及2008截止。所以，第一NPN双极晶体管2006不会进行加载或者第二NPN双极晶体管2008不会进行卸载，并且，输出信号2011变为一种高阻抗状态。
图21是图4所示的算术运算器103中的桶形移位器407的结构图。在这一实施方案中作为一个例子示出了向三位高位方向进行桶形移位的功能，一位包括写入用NMOS晶体管2100;由CMOS倒相器2110和2120所组成的存储器(触发器);进行桶形移位的各个晶体管2140、2150、2160和2170以及一个NMOS晶体管2130用以把上述的触发器的内容读出并决定是否将其输入总线411-0。当控制信号316e为“1”时，写总线417-0上的数据通过NMOS晶体管2100暂时存放到触发器当中去。当触发器的输出，即，CMOS倒相器2110的输出信号为“0”时，NMOS晶体管2130处于“断”状态，所以在控制信号314c-0至314c-3的作用下，即使为NMOS晶体管2130选通了NMOS晶体管2140，21512162和2173中任何一个与线2180相连接的通路，也不本会从读出总线411-0至411-3的任何一条中取出载荷。
正相反，当上述触发器的输出，即CMOS倒相器2110的输出信号为“1”时，在由控制信号314c-0至314c-3的控制下可以有下列五种操作。
(1)当314c-0至314c-3的所有信号为“0”时对应于每一位的触发器的输出(即，CMOS倒相器2110至2113的输出)不送到411-0至411-3的读出总线上。
(2)在只有314c-0的控制信号为“1”时NMOS晶体管214至2143导通，因此读出总线411-0至411-3上的载荷分别通过NMOS晶体管2140、2130;2141、2131;2142、2132;以及2143、2133的通路被提取出来。这就是说，在这种情况下没有进行桶形移位。
(3)当只有314c-1控制信号为“1”时NMOS晶体管2150至2153导通，因此在读出总线411-1至411-3上的载荷分别通过NMOS晶体管2151、2130;2152、2131;以及2153、2132的通路被提取出来。换句话说，在这种情况下，向高位方向移了一位。
(4)当只有314c-2的控制信号为“1”时;
NMOS晶体管2160至2163导通，因此在411-2和411-3上的载荷分别通过NMOS晶体管2162，2130;以及2163，2131的通路提取出来。换句话说，在这种情况下，向高位方向移了二位。
(5)当只有314c-3控制信号为“1”时NMOS晶体管2170至2173导通，因此在411-3上的载荷分别通过NMOS晶体管2173和2130的通路提取出来。就是说，在这种情况下，向高位方向移了三位。
如上例所示的实现桶形移位功能的电路中NMOS晶体管2140、2151、2162以及2173与导线2180相连接;这样，导线2180的总电容量和每一NMOS晶体管的漏极电容就会变大。然而，由于将NMOS晶体管2130的L/W比例增大，可防止提取加载速度的降低。在一方面，由于NMOS晶体管2130由触发器的输出控制，即由CMOS倒相器2110的输出控制，当这一输出为“1”时，加到导线2180的载荷在进行桶形移位之前就预先卸载了。在另一方面，每个NMOS晶体管2140、2150、2160的和2170的源极连接读出总线411-0;然而，与整个读出总线411-0产生的电容相比这些电容量是极小的。
由于在进行桶形移位的时候，总线411-0至411-3的载荷被提取，移位数据就由予加载和读出电路402(在图5中c作详细说明)，以高速读出，这一读出速度几乎与前面的寄存器400的读出速度相近。
图22表示另一个已由图10所表示的实施方案中进位传送电路的使用方式。该图是关于高速算术运算电路应用的一个例子。有两套图10所示的八进位传送电路900。实际上讲，进位传送电路2200到2207以及2200到2217的安排如图22所示。一套从2200到2207的进位传送电路以每两个方块单元为基础从低位往上串联连接，每一块的输入进位信号(在最低位块中为信号2240)被接地。一套传送电路2210至2217同样以每两个方块单元为基础从低位往上串联连接。每一块的输入进行信号(在最低位中为信号2250)是固定在电源电平上。上面讲述的含义是前者是没有从低位传送进位情况，后者是有从低位传送进位的情况。就是说，当有进位从低位送来和没有进位从低位送来的时候，进位的传送以并行方式处理。在进位传送电路块2200和2201以及2210和2211中分别作并行处理的进位输出信号2242和2252馈入进位发生器2230。同时，来自低位的一对近位信号2270和2280也输入到进位发生器2230，这样就产生了一对进位信号2271和2281并送到下一级去。此外，一对输出进位9740和9741与一对进位信号2271和2281以四位的方式由半加器2220进位相加。
如上所述，在图22的使用方法中，进行32位相加的关键通路是由进位传送电路2200和2201，或2210和2211的八位块中的进位传送时间、进位发生器2230、2231和2232的进位传送时间以及半加器2226或者2227的加法时间所决定。即便在这一使用方式中，进位传送电路2200到2207以及2210到2217的位单元不一定要象上面说的那样固定为四位，可以任意位长为基础串联起来。同时，由进位传送电路2200和2201，或者2210和2211组成的块也不一定要固定为八位。
进而，在这个使用方式中，每一进位传送电路2200，2202、2204、2206和2210、2212、2214、2216的进位输入信号都固定为“0”或者“1”;所以这些传送电路得以最优化，并且MOS晶体管的一部分可被省略，这样有可能减小尺寸并获得高的运算速度。
图23(a)表示上述使用方式中进位发生器2230的电路结构。这一发生器的逻辑操作如下列送到下级的进位输出信号对(2271、2281)是依据八位进位传送块A(进位传送电路2200至2210)和进位传送块B(进位传送电路2210至2211)的进位输出信号的状态而产生的。
(1)当进位输入信号对(2270、2280)为“0、1”(有进位)并且块A和块B的进位输出信号“0”、“0”的时候;
必须以无信号向高位传送，所以，进位输出信号(2271、2281)由于门2400和2403而变为“1、0”。
(2)当进位输入信号对(2270、2280)是“0、1”(有从低位来的进位)并且块A和块B的进位输出信号(2242、2252)是“0”、“1”的时候(如果有来自低位的进位就产生向下一级的进位)与上面(1)项所述相同。
(3)当进位输入信号对(2270、2280)是“0、1”(有从低位来的进位)并且块A和块B的进位输出信号(2242、2252)是“1、0”的时候从逻辑上讲，不存在这种情况。
(4)当进位输入信号对(2270、2280)是“0、1”(有从低位来的进位)并且块A和块B的进位输出信号(2242、2252)是“1、1”(无论是否有从低位来的进位都有向高位的进位)的时候;
必然引起向高位的进位，进位输出信号对(2271、2281)变为“0、1”。
进位输入信号对(2270、2280)为“0”、“1”的情况已在上面讲过了。但是，当它们为“1、0”(没有从低位来的进位)的时候，要依据上面的四种情形作下列说明进位输入信号对(2271、2281)在(1)的情形中，变为“1、0”;
(2)的情形中，变为“1、0”;
(3)的情形在逻辑上不存在;以及(4)的情形中变为“0、1”。
图23(b)和(c)给出进位发生器2230中的门2240和2401由CMOS晶体管所组成的例子。图23(d)和(e)给出进位发生器2230中的门2400和2401由NPN双极晶体管和CMOS晶体管的混合电路所组成的例子。由于进位发生器2230的进位输出信号对2271和2281有一大的容性负载，图23(d)和(e)的电路可获得较高的运算速度。该电路中，对由电容引起的延迟时间的依赖程度很小。
图24表示在上述进位传送电路900的使用方式中加法器里的半加器2220的结构。这一电路是一个四位的半加器，其作用是采用对应于图9中的进位传送电路900前一级的异-或输出的信号2260以及块A和块B的进位输出9740和9741选取半加，并且，用进位输入信号2270和2280选取加法的结果。
图28是图4所示运算器的又一实施方案的结构图。这一结构与图4的区别是写入总线4，12是动态型的，与读出总线类似，这总线是被预载使用的。为此，预载和卸载电路425与算术运算电路403的一个输出424连接，并且通过电路425的输出417与写入总线412相连接。按此结构，寄存400数据写入寄存器40405以及与写入总线相连接的桶形移位器407的每一输入边都需要一读出电路。在图28的改进方式中的那些与图4方案不同的组成元件将在下面结合附图加以说明。
(1)预载和卸载电路425图29表示算术运算电路403和在图28所示结构的基础上加到图4结构的预载和卸载电路425具间的连接，与图9中算术运算电路403不同之处在于总线驱动器960到963可以由CMOS反相器组成，它能驱动卸载电路(下面将予说明)中的NMOS晶体管。同时，预载和卸载电路425实质上包括有与图5所示预载和读出电路同样的电路结构和一卸载电路，预载电路包括NPN晶体管2912;NMOS晶体管2910;PMOS晶体管2911以及CMOS倒相器2907、2908和2909。这个预载电路在于CMOS倒相器2915的输出2916作用下，在一个时钟周期的前半个时间间隔内关断NMOS晶体管2910，以此对写入总线412-0进行预加载。
预载电压由于CMOS倒相器2907、2908和2909对PMOS晶体管2911和NPN晶体管2912的反馈而得到确定。这一确定过程已经结合图5作过详细说明;因此，这里不再赘述。
写入总线412-0的卸载电路是将NMOS晶体管2913和2914进行串联所组成的、CMOS倒相器2915的输出2916与NMOS晶体管2913的栅极相连接用于算术运算电路403输出的CMOS反相器960的输出977(424)与NMOS晶体管2914的栅极相连接。所以，NMOS晶体管2913在一个时钟周期的后半个时间间隔中导通。当算术运算电路的输出977处于逻辑电平“1”时，就进行读出总线412-0的卸载，当逻辑电平为“0”时，不进行卸载，算术运算结果反映到写入总线412-0。写入总线412-0由上述预载电路预加载在一低电压，写入总线的载荷由NMOS晶体管2913和2914组成的卸载电路提取出来。所以，有必要设置其它元件来接收写入总线412-0的内容，以便取得与上述预载电路中CMOS倒相器2968和2909的同样的增益，作为接收写入总线412内容的其它元件。下面给出相应于图28算术运算器中的寄存器400、数据写入寄存器405和桶形寄存器407的改进形式。
(2)寄存器400图30表示与图28有关的寄存器400的改进形式，预载和读出电路401和402实际上与图5中的相同。在寄存器400的一位的结构中有从410-0(和411-0)读出总线提取载荷的NMOS晶体管503、504、505和506以及组成存储器的一个CMOS反相器501这些都和图5所示的一样。对于其它的元件，由于写入数据的锁存器3000、组成存储器的锁存器3001以及控制这两个元件的CMOS反相器3002而存在一个相位与写入信号316a-0的相位相反的信号3003-0。在上述存储器结构中，写入总线412-0上的数据当写入信号316a-0为逻辑电平“1”时，暂时存放在锁存器3000中这时写入信号3003-0变为逻辑电平“0”因此锁存器3001与锁存器3000的输出并不冲实，当写入信号316a-0变为逻辑电平“0”时，另一写入信号3003-0变为逻辑电平“1”，因此CMOS反相器501和锁存器3001便实现了存储功能。
在上述寄存器400的一位的结构中，锁存器3000以及反相器501(作为将写入总线412-0的数据写入的通路)的增益设置得与CMOS反相器2908和2909(在上述图29中)的增益相等或低一些，这样就使得写入总线412-0的低幅电压的电平能被读出和储存。
(3)数据写入寄存器405电路图31表示图28中数据读出寄存器404和数据写入寄存器405的详细的电路结构。与图4中算术运算器所用的数据写入寄存器405(图19)相比较，NMOS晶体管1905和CMOS倒相器1907分别由锁相器3100和3101所取代。代替原因实质上与图30中寄存器400的一位的结构中的情况相同，即，为了使写入总线412-0的低幅电压电平能够被读出批储存。
(4)桶形移位器407图32是表示图28所示的桶形移位器407的详细电路结构的电路图。与图21所表示的、为图4中算术运。器所用的桶形移位器407(图21)相比较，NMOS晶体管2100至2103和CMOS倒相器2120至2123分别由锁存器3200至3203以及3120至3123所代替。代替的原因实际上与图31和图30的情况相同。
与图26相比较，图33表示为图4的图28写入总线的改进形式。图26中，在写入总线中需要有一个具有高驱动能力的缓冲器960。在另一方面，在图29和30中，由于加入了预载和卸载电路425，必须为每一寄存器提供总线的读出电路。图33中寄存器3300-0至3300-n其中之一，如寄存器3300-0，由写入控制信号316暂时组成一读出电路。其它寄存器保持存储器电路的结构及其内容。
图35至40表示图29中预加载和卸载气路425的其它实施方案。图35到40与图5和图30所示的预载和卸载电路401和402相对应，但不包括在图35、37、38、39和40中NMOS晶体管2913和2914可组成的卸载电路4000。
图35中，NPN晶体管4001的集电极与电源电压Vcc相连接，发射极与作为数据输出总线的算术运算电路的输出424(977)相连接。PMOS晶体管4019的栅极与输出电路4023的输出417(412)相连接用以读出算术运算电路的输出424是由倒相器电路4021和4022串联组成)的数据。PMOS晶体管4018的栅极受时钟φ控制。PMOS晶体管4018和4019串联电路的一端与电源电压Vcc相连接，另一端与NPN晶体管4001的其极B相连接，NMOS晶体管4021的栅极连接到输出424。NMOS晶体管4020的栅极受时钟φ的控制，NMOS晶体管4020和4021并联电路的一端与NPN晶体管4001的基极B相连接，另一端与地电位相连接。这一实施方案将结合图36所示的时间图加以说明。当所选取的内容数据在上一周期(时钟φ处于高电平)中为“1”的情况下，输出424的载荷被提取，输出424的电位被减小，因此输出电路4023的输出417处于低电平。所以PMOS晶体管4019处于“通”的状态。另一方面，由于输出424是低电位，NMOS晶体管4021处于高阻抗状态或处于“断”状态。当时钟φ为高电平时，PMOS晶体管4018处于“断”状态，NMOS晶体管4020处于“通”状态，NPN晶体管4001的基极，由于NMOS晶体管4020的缘故，被拉到地电位，当时钟φ在这种状态下转换到低电平时，PMOS晶体管4018导通，NMOS晶体管4020上截止，因此电流可通过PMOS晶体管4018和4019输送到NPN晶体管4001的基极B。即，PMOS晶体管4018和NMOS晶体管4020组成转换电路以改变作为转换元件NPN晶体管4001的导通/截止周期。这样，NPN晶体管4001的集电极有电流流动，以对输出424加载并且使电位增加。另一方面，当作为数据总线的算术运算电路的输出424的电位增加时，NMOS晶体管4021的栅极电压增加，以致使导跨变大，使电流很容易地流动。所以，由于PMOS晶体管4018和4019，通过NPN晶体管4001的基极电流被旁路并流过NMOS晶体管3021。这样，NPN晶体管4001的集电极和基极电流减小，使得输出424的加载速度变慢。当输出424的电位超过输出电路4023的临界电平V0时，输出417被反相并且变为高电平，因此PMOS晶体管4019截止，NPN晶体管4001基极电流的供给也被停止。同时，NMOS晶体管4020设置为“通”状态，这样使得NPN晶体管4001基极上堆积的载荷得以提取，因此输出424的加载荷被停止。就是说，NPN晶体管4001作为一转换元件通过输出电路4023检测总线上与上述开关电路的电位，与控制NPN晶体管400的控制环路相比较，NMOS晶体管4021组成高速反馈电路，把总线电位反馈至NPN晶体管4001的基极，作为在高速时的转换元件的控制输入。输出424的预载电压VP在此情况下比输出电路4023的临界电平V0要高，高出的电压与输出电路4023的响应时间延迟和PMOS晶体管4019以及NMOS晶体管4020的操作时间延迟之间间隔内加载的载荷量相对应。然而，在这个电路中，加载电流在输出424电压增加时，由于NMOS晶体管4021的作用而减小，因此输出424的预载电压VP能建立在比输出电路4023临界电平V0稍高的电平上。
这就是说，用作数据总线的算术运算电路的输出424的载荷由输出电路4023的输出417所控制。所以，输出424的预载电压VP和输出电路4023的临界水平V0之间的关系不受元件环境温度、电源电压等变化的影响，因此能够十分稳定的工作。接下来，在这一实施方案中，具有高驱动能力的双极晶体管4001用于对作为数据总线的算术运算电路的输出424进行加载，同时输出424以足够大的预载电流进行预加载。因此预载时间能减少，当总线电位接近于输出电路4023的逻辑临界电压VLT的时候，由于NMOS晶体管4021的作用，预加载电流也被抑制，所以，输出电路4023的NPN晶体管4001可以高度精确地加以控制。这样，假定作为数据总线的算术运算电路的输出424的预加载电压VP定为2、2(V)的时候，如果逻辑临界电压VLT＝2(V)读出延迟时间td为0.095Td，这样就使得总线能以高速进行存取。
图37是表示图35的改进形式的电路图。图37中，与图35的不同之处在于;栅极和输出电路4028的输出A连接的PMOS晶体管4025与栅极受时钟φ控制的PMOS晶体管4024这两只管子串联电路的一端接至电源电压Vcc，这一电路的另一端与输出424连接。PMOS晶体管4024和4025的串联电路对算术运算电路的输出线424进行加载，直到输出电路4023的输出417被倒置。就是说，在这一实施方案中，算术运算电路输出424由NPN晶体管4001PMOS晶体管4024和4025的与串联电路相并联的电路来加载。双极型晶体管的跨导和MOS晶体管的跨导相比，双极型晶体管的跨导一般大一个数字。所以，NPN晶体管的加载电流大于PMOS晶体管4024和4025串联电路的加载电流。然而，加上所述，NPN晶体管4001的加载电流随着算术运算电路的输出424的电位增加而减小。另一方面，PMOS晶体管4024和4025的串联电路的加载电流由PMOS晶体理4024和4025串联电路的跨导所决定，这样，即使算术运算电路424发生变化，它几乎也是恒定的。就是说，PMOS晶体管4024和4025串联电路限定了算数运算电路输出424的加载电流的最低值，以此使得对算术运算电路输出424进行预加载的时间能够减少。
图38是说明图35的另一改进形式的电路图。图38与图37的不同之处在于检测总线电位的读出电路4023(由电路4021′和4022′串联组成)的输出417′与PMOS晶体管4019和4025的栅极相连接。通过把读出电路4023′和输出电路4023的逻辑临界电压VLT设定为近似相等，便可获得与图37所示范例相同的电路特性。在这一实施方案中，读出电路4023′与输出电路4023分离设置，算术运算电路输出424的载荷由读出电路4023′的输出417′所控制，这样增加了作为数据总线的算术运算电路一输出424的预加载电路和输出电路4023的结构安排的灵活程度。所以，设计这些电路就变得很容易了，若干读出电路4023能够与作为总线的算术运算电路的输出424相连接，并且也可以扩大系统设计的灵活程度。
图39是表示图35的又一改进形式的电路图。在图39中，除NMOS晶体管4021之外，PMOS晶体管4026和4027的串联电路构成了高速反馈电路，PMOS晶体管4026的栅极与时钟φ相连接，预加载环路被接通，PMOS晶体管4027的栅极与作为总线的算术运算电路的输出424相连接，并且，总线电位以与NMOS晶体管4021相似的方式高速反馈至NPN晶体管44001。
在这一实施方案中，反相放大器由NMOS晶体管4021和PMOS晶体管4027所组成。由于消除了在仅使用NMOS晶体管4021的情况下易变为过分衰减的缺陷，就能做到对NPN晶体管4001的最佳高速反馈。
图40是表示图35的另一改进形式的电路图。该实施方案的一个新颖之处就在于加了一个电路。在该电路中，PMOS晶体管4028和4029组成的串联电路以及NMOS晶体管4030和4031组成的串联电路以串联方式连接起来;那些串联电路的连接点与作为总线的算术运算电路的输出424相连接;PMOS晶体管4029和NMOS晶体管4031的栅极与算术运算电路的输出424相连接;PMOS晶体管4028的栅极与时钟φ相连接;并且，NMOS晶体管4030的栅极与时钟相连接。PMOS晶体管4029和NMOS晶体管4031构成反相放大器，这一放大器的输入和输出一起与算术运算电路输出424相连接。PMOS晶体管4028和NMOS晶体管4030进行开关操作以使反相放大器作为一预加载放大器而工作。反相放大器的逻辑临界电压设定得几乎与输出电路4023的逻辑临界电压相等。
这一实施方案有这样一种作用，即尽管其驱动力不大，反相放大器也构成了带有独立的小环路的预加载电路，并且当总线电位从逻辑临界电压VLT′产生一微小变化时，反相放大器能局部地校正总线电位即依照图35、37、38和39所示每一实施方案，预加载电路构成一种峰值保持电路。所以，当作为总线的算术运算电路输出424的电位由于与输出电路4023或卸载电路4000等共用载荷，并且由于泄漏电流等原因而逐渐增加时，这一实施方案并不具有减小不包括卸载电路4000在内的总线电位的功能。在这一实施方案中，这一功能加到了预加载电路之中，并且加入了一个辅助预加载电路，以提供除了由于NPN晶体管4001供给的预加载电流之外的辅助的预加载电流。
下面结合附图41到55，解释桶形移位器407的其它结构的例子。
首先对照附图42，讲解移位电路的工作。图中参考号码5401a到5401d代表输入线;5402a到5402d是输出线;542a到542d、543a至543d、544a到544d、545a到545d、以及546a到546d是连接到输入线和输出线的开关(数字中的后辍a表示低位，后辍b表示高位)。数字5403到5407表示控制开关的打开和合上的控制线;5415到5418是连接输入线的斜线;以及5411到5414是不与输入连接的斜线。图42表示与控制线5406连接的开关545a到545d闭合时的状态。现在假定四位数据a0、a1、a2和a3在此状态下输入到输入线。比如，输入到输入线5401b的数据通过斜线5417和开关545c由输出线5402c输出。以上述相同的方式，通过输入线5401a输入的数据由输出线5402b输出，通过输入线5401c输入的数据由输出线5402d输出，不与输入线5401a和5401d中任何一条线连接的斜线5411与输出线5402a相连接，通过把斜线5411设置为逻辑“0”相应的电压上，从输出线5402a输出的值变为“0”。即数据“0”“a0”“a1”“a2”输出到输出线5402a、5402b、5402c和5402d因此就进一行一位的逻辑移位。同样，通过闭合其它开关，用一次操作，就能进行左移两位、左移一位、左移零位右移一位和右移两位的逻辑移位。在这一方面，尽管图42表示数据长度为四位、移位量分别为向左和向右移两位的例子，但是可通过增加开关的数目很容易地使数据长度及移位量得到增加。
图43表示了桶形移位电路，其中在图42中表示的开关542a到542d、543a到543d、544a到544d、545a到545d和546a到546d是由N型MOS晶体管所组成。在图中，数字5403到5407表示控制线，5401a到5401d是输入线，5402至5402d是输出线。此外，图43中数字5204a至5204d以及5206a至5206d是图42中的系统总线。图43所示电路执行向左和向右的逻辑移位。
图44表示进行输入数据，向左和向右旋转的桶形移位电路，这一电路结构实际上与图43所示桶形移位电路一样。然而，它与图48所示桶形移位电路不同的地方是在图44示的桶形移位电路中加进了折线5702到5705。即在图43所示的桶形移位电路中，没有与输入连接的斜线5504通过斜线5507以及折线5705与输入线5401c相连接。与上述方式相类似，斜线5503、5501和5502分别由折线5704、5702和5703与输入线5401d、5401b和5401a相连接。在图44中，现在假定数据“a0”“a1”“a2”“a3”是从低有效位输入到输入线上，并且在上述控制线中仅有控制线5406设置为高电平，这时数据“a3”“a0”“a1”和“a2”输出到输出线5402a、5402b、5402c和5402d。这样，就进行了向左一位的旋转。同样，按图44所示桶形移位电路，能进行每两位的向左和向右旋转的操作。然而，却不能进行逻辑移位。
图45表示了可执行逻辑移位和旋转指令的桶形移位电路。尽管电路的结构与图44所示桶形移位电路在实质上是一样的，但是在图45所示桶形移位电路中，在折线与斜线之间设置了MOS晶体管5803至5806，并且还增加了用于控制MOS晶体管5803和5806导通和截止的控制线5801。这是与图44所表示的桶形移位电路不同之处。在图45所示桶形移位电路中，通过把控制线5801设置为在低电平，并且使MOS晶体管5803到5806截止，便可执行向左和向右的逻辑移位指令。在一方面，通过把控制线5801设置为高电平上，并且，使MOS晶体管5803至5806导通，就能执行旋转指令。
图45所示桶形移位电路具有旋转四位数据的功能。图41所示桶形移位电路具有是旋转四位和八位数据的功能。图41的整个电路包括四位桶形移位电路5109和四位桶形移位电路5110。桶形移位电路5109的电路结构实质上与图45所示桶形移位电路相同。桶形移位电路5110的电路结构也几乎与图45所示桶形移位电路相同。把四个高位与四个低位连接起来的电路5105到5108加进了图41所示桶形移位电位之中。图46表示连接电路5105到5108的电路结构。图中，参考号码5901和5902分别代表连接上部分的桶形移位电路的一条斜线和一条折线。图中数字5903和5904也是分别连接下部分的桶形移位电路的一条斜线和一条折线;5905和5906是控制MOS晶体管5907和5910的控制线。
图47表示了当图46表所示桶形移位电路中控制电路5905设置为低电平和控制线5906设置为高电平时每条线连接的状态。在图47的状态中，图46所示上部分的斜线5901和折线5902，以及下部分的斜线5903和折线5904分别被接通。此外，由于MOS晶体管5908和5909截止，上电路和下电路是分离的。
与其相反，图48表示了当控制线5905设置为高电平并且控制线5906设置为低电平时，每条线连接的状态。在这种情况下，上部分的斜线5901和下部分的斜线5903，以及上部分折线5902和下部分的折线5904分别被接通。NOS晶体管597和5910被截止，上部分的桶形移位电路与下部分的桶形移位电路相连接。
在上述结构中，图41所示桶形移位电路的工作在下面将加以说明。通过把图41中控制线5101设置为高电平，及把控制线5103设置为低电平，便可执行八位数据旋转的指令。在另一方面，通过把控制线5101和5103设置为高电平，把控制线5102设置为低电平，便可将四个高位数据和四个低位数据分别地，单独地旋转。同样，通过把控制线5101设置为低电平，便可执行八位数据和四位数据的逻辑移位指令。
如上所述，在把n位输入数据移位的移位电路中，提供了决定移位量的控制线以及在移位和旋转之间决定操作类型的控制线。因此输入数据能同时移位或旋转m位，并且有可能执行算数移位、逻辑移位、旋转以及包括高速特征的旋转等，任何移位指令。
此外，在带有决定移位量的控制线和决定移位和旋转操作类型的电路中，以及同时把输入数据移位或者旋转m位的电路中，都设有决定数据长度的控制线，以此使得数据长度成为可变的，并且，使之有可能在高速时对于预定的长度数据个别执行旋转等移位指令。
图50中，数字13320到13360代表控制移位量的控制线;C0至C6是控制桶形移位器功能的控制线。图53表示由13000标示的部分。在一方面，图51表示了在图50中13080和13160标示的部分。图54表示在图50中13310部分，图52表示13010至13070、13090至13150、以及13170至13300等其它部分。
联系图43、44和45，对图52和54所示电路作的说明就会一清二楚了。图51电路控制上部分桶形移位电路与下部分桶形移位器之间的连接。由于八位和十六位数据的旋转可能仅在低位中进行。因此图46所示的用于连接的四个MOS晶体管可省略两个晶体管。
图53中，参考数码1605是一来自特征位的输入线，1606是一送至特征位的输出线。MOS晶体管1612至1623用以控制特征位是否包括在旋转之中。
图49是上述实施方案工作的讲解图。对于八位、十六位和三十二位长度的数据。否分别执行左右算术移位、左右逻辑移位、左右旋转以及包括特征位的左右旋转。然而，八位的操作仅对于高八位进行十六位操作仅对高十六位进行。移位量的范围是在向左两位和向右两位之内。
图55是表示进行每种操作时控制线的逻辑关系。然而，在进行向右八位的算术移位操作之前，必须按照八位数据(以码表示)的符号(正或负)把“0”或者“1”写入高位。十六位的算术移位也同样。另一方面，对于三十二位的算术移位，由控制线C6从输入线中分离出来的斜线必须按照三十二位数据的符号(正或负)固定为“1”或者“0”。尽管对此不作详解，但这些操作都是容易实现的。
很容易理解，在上述实施方案中即使导通方式反转过来，本发明也可以适用。
如上所述，按照本发明可获得一高速算术运算器。
按照本发明也可获得高集成度的算术运算器。
此外，按照本发明，可得到具有低功耗的算术运算器。
权利要求
1.一种进行数据处理的算术运算器，至少包括一个从外部输入数据的输入部分；存储输入数据和算术运算电路的输出数据的若干寄存器；对输入数据或由所述寄存器读出的数据进行算术运算的算术运算电路；以及一个输出所述寄存器中的数据或所述算术运算电路的输出数据的输出部分；其特征在于所述算术运算器设有与若干读出总线相连的用于读出所述寄存器信息的读出电路，所述读出总线连接所述寄存器和所述算术运算电路。
2.根据权利要求1的算术运算器，其特征在于所述读出电路为向所述读出总线预加载的读出和预载电路。
3.根据权利要求1的算术运算器，其特征在于所述读出和预载电路至少由一个双极晶体管和若干场效应晶体管混合构成。
4.根据权利要求3的算术运算器，其特征在于所述读出和预载电路至少包括一个向所述读出总线预加载的双极晶体管和控制所述双极晶体管电流的若干场效应晶体管，并且根据上述场效应管的阈值决定所述读出总线的预加载电压。
5.根据权利要求1的算术运算器，其特征在于所述寄存器中的一位由一个与条读出总线相连接的多端口RAM构成。
6.根据权利要求5的算术运算器，其特征在于所述两个读出和预载电路按所述寄存器和上述算术运算电路排列方向相对于一个点对称设置。
7.根据权利要求1的算术运算器，其特征在于所述读出总线至少通过一个放大电路与地址寄存器相连接。
8.根据权利要求3的算术运算器，其特征在于所述场效应管是MOS晶体管。
9.根据权利要求1的算术运算器，其特征在于所述算术运算器有一个与所述读出总线相连的移位电路，该电路因为所述读出和预载电路与从上述寄存器读出的操作类似而执行移位操作。
10.一种进行数据处理的算术运算器，至少包括一个从外部输入数据的输入部分存储输入数据和算术运算电路的输出数据的若干寄存器;对输入数据或由所述寄存器读出的数据进行算术运算的算术运算电路;以及一个输出所述寄存器中的数据或所述算术运算电路的输出数据的输出部分;其特征在于寄存器具有读或写数据，所述寄存器包括(1)一个输入终端和一个输出终端;(2)互补输入的第一和第二控制终端;(3)第一和第二电位终端;(4)第一双极晶体管，其一种导电类型的集电极与所述第一电位终端相连，而一种导电类型的发射极连接到所述输出终端;(5)第二双极晶体管，其一种导电类型的集电极与所述输出终端相连，而一种导电类型的发射极连接到所述第二电位终端;(6)另一种导电类型的第一和第二场效应晶体管，它们的栅振极分别与所述输入终端和所述第一控制终端相连，它们的源和漏极以串联方式连接到所述第一电位终端和所述第一双极晶体管的另一种导电类型的基极;(7)一种导电类型的第一和第二场效应晶体管，它们的栅极分别与所述输入端和所述第二控制终端相连，它们的源和漏极以串联方式连接到所述输出终端和所述第二双极晶体管的另一种导电类型的基极;(8)第三场效应管，其源和漏极与所述第一双极晶体管的基极和所述输出终端相连，其栅极与所述第一控制终端或所述第二控制终端相连;(9)第四场效应管，其源和漏极与所述第二双极晶体管的基极和所述第二电位终端相连，其栅极与所述第一控制终端或所述第二控制终端相连;(10)第一电阻性元件，设置在所述第一双极晶体管的基极和所述输出终端之间;(11)第二电阻性元件，设置在所述第二双极晶体管的基极与所述第二电位终端之间。
11.根据权利要求10所述的算术运算器，其特征在于所述场效应晶体管是MOS晶体管。
12.根据权利要求11所述的算术运算器，其特征在于所述电阻性元件的电阻器。
13.一种进行数据处理的算术运算器，至少包括一个从外部输入数据的输入部分;存储输入数据和算术运算电路的输出数据的若干寄存器;对输入数据或由所述寄存器读出的数据进行算术运算的算术运算电路，以及一个输出所述寄存器中的数据或所述算术运算电路的输出数据的输出部分;其特征在于所述算术运算器具有动态母线(dynamic bus line)系统，包括一个向母线预加载的预载电路，以读出所述寄存器和所述运器电路的数据、一个读出所述母线上的数据的输出电路、以及一个把数据输出到所述母线上的卸载电路;所述算术运算器进一步设置有一个读出电路，具有逻辑值电压与所述输出电路相匹配的特性，并与所述输出电路或者所述母线相连接;一个开关元件，受所述输出电路或者所述读出电路的控制，并连接于第一功率源和所述母线之间;一个连接于所述母线所述开关元件的控制输入端之间的高速反馈电路。
14.根据权利要求13和算术运算器，其特征在于所述开关元件的第一种导电类型的MOS管，其集电极与所述第一功率源相连，发射极与所述母线相连，而基极被用作所述控制输入端。
15.根据权利要求13的算术运算器，其特征在于，所述开关元件为第一种导电类型的双极晶体管，其集电极与所述第一功率源相连，发射极与所述母线相连，而基极被用作所述控制输入端。
16.根据权利要求13的算术运算器，其特征在于所述高速反馈电路为一第一导电类型的MOS晶体管，其漏极与所述开关元件的控制输入端相连，其源极与第二功率源相连接，而其栅极与所述母线相连。
17.根据权利要求13的算术运算器，其特征在于所述高速反馈电路包括第一导电类型的第一MOS晶体管，其源极与第二功率源相连接，其漏极与所述开关元件的控制输入端相连接;以及第二导电类型的第二和第三MOS晶体管，它们串联连接在第一功率源和所述开关元件的控制输入端之间，所述第一和第二MOS晶体管的栅极与所述母线相连，而所述第二MOS晶体管的栅极与时钟输入相连接。
18.根据权利要求13的算术运算器，其特征在于所述母线设置有第二导电类型的第四MOS晶体管，其栅极和漏极与所述母线相连;第一导电类型的第五MOS晶体管，其漏极与所述母线相连;第二导电类型的第六MOS晶体管，它连接在所述第四晶体管和所述第一功率源之间;以及第一导电类型的第七MOS晶体管，它连接在所述第五晶体管和所述第二功率源之间。
全文摘要
在一个至少含有一组寄存器和一个算术运算电路的算术运算器中，混合使用双极晶体管和场效应管。
文档编号G06F7/50GK1041232SQ8910132
公开日1990年4月11日 申请日期1985年5月30日 优先权日1985年1月11日
发明者前岛英雄, 堀田多加志, 增田郁朗, 岩村将弘, 栗田公三郎, 上野雅弘 申请人:株式会社日立制作所