专利名称：具有局部总线仲裁的个人计算机的制作方法
技术领域：
本发明涉及个人计算机，更具体地，它涉及通过能在直接连于一条局部处理器总线上的多个“主控”设备中对这条局部处理器总线的控制进行仲裁使其性能有所改善的个人计算机。
一般的个人计算机系统，特别是IBM个人计算机系统已获得广泛地应用，它们为现代社会的许多方面提供了计算能力。个人计算机系统一般可定义为置于桌面、立于地上、或便携式的微型计算机，它包含一个具有单个系统处理器及相联的易失和非易失存贮器的系统单元、一个显示监视器、一个键盘、一个或多个软盘驱动器、一个固定盘存贮器、以及一个可选打印机。这种系统的一个显著特征是用一个母板或系统板把这些部件连在一起。这种系统主要为单个用户提供独立的计算机能力而设计，价格便宜，个人或小企业都可购买。IBM的PERSON AT COMPUTER AT和IBM的PERSONAL SYSTEM/2型号25，30，L40SX，50，55，65，70，80，90和95就是这种个人计算机系统的例子。
这种系统可分为两大系列。通常称之为系列Ⅰ型号的第一系列采用一种总线体系结构，如IBM PERSONAL COMPUTERAT和其它“IBM兼容”机。称之为系列Ⅱ型号的第二系列采用IBM的MACRO CHANNEL(微通道)总线体系结构，如IBM的PERSONAL SYSTEM/2型号50到95。早些时候，系列Ⅱ型号一般用流行的INTEL8088或8086微处理器作系统处理器，这种处理器可寻址1兆字节的存贮器。后来的系列Ⅰ型号和系列Ⅱ型号一般采用高速INTEL80286，80386，以及80486微处理器，这种微处理器可以以实址运行来模拟较慢速INTEL8086微处理器，或以将寻址范围扩充到1兆到4千兆字节(对某些型号而言)的保护方式运行。80286，80386和80486处理器实址方式性能基本上使硬件与为8086和8088微处理器而写的软件兼容。
当个人计算机技术从八位到十六位最后发展到三十二位宽总线交互作用和速度较高能以实址方式和保护方式运行的微处理器时，其性能也通过把个人计算机体系结构分成可变总线域而得以改善。更具体地，在初期的IBM PC中，被称之为扩充总线的东西基本上是微处理器(8086或8088)连线的直接扩充，根据需要缓冲或多路分解。当AT总线规格被开发并获得广泛应用时(现也称之为工业标准体系结构或ISA)，把几乎直接连接的微处理器和总线分开变为可能，出现了所谓的局部处理器总线，余下的扩充总线被称为输入/输出总线。一般为提高性能，局部处理器总线的运行时钟速率(一般用赫兹表示)比输入/输出总线的高。IBM AT体系结构还可通过应用直接存贮器存取(DMA)中断在输入/输出总线上运行多个微处理器。
随着提高性能的不断努力，多个主控器竞争对局部处理器总线的存取与控制所带来的困难越来越明显，同时也通过把运行个人计算机所必需的功能合并到尽可能少的集成电路板中而获得潜在的好处。
根据上述讨论，本发明的目的是通过有效地使用个人计算机系统的总线资源来提高个人计算机的工作效率。为实现本发明的这个目的采用了一种两级仲裁总线接口控制器……在设备中仲裁存取局部处理器总线;在局部处理器总线和潜在的多个其它设备中仲裁存取输入/输出总线。
本发明的另一目的是把个人计算机局部处理器总线和输入/输出总线服务的功能分开并通过一个总线接口控制器对那些功能进行仲裁。为实现本发明的这个目的，本发明设想的总线接口控制器既作为总线间协议的转换器，又作为输入/输出总线的中央仲裁控制点和局部总线仲裁控制点。
上面已陈述了本发明的一些目的，在下面参照附图的描述中还将出现一些其它目的，附图中
图1是实施本发明的个人计算机的透视图;
图2是图1的个人计算机某些部件的分解图，包括一个机壳，一个箱盖和一个平板。此图还描绘了它们之间的某些联系;
图3是图1和图2的个人计算机某些部件的示意图;
图4是图3的总线接口控制器所具有的某些功能的示意图;
图5是描绘在第一操作情况下总线接口控制器工作的信号图;
图6到16与图5类似，是描绘在其它操作情况下总线接口控制器工作的信号图。
以下将参照图示的发明优选实施例的附图更详细地描述本发明。在下面的描述开始以前，就应理解，同行专家可修改这里描述的发明并仍将获得本发明的理想结果。因此，以下的说明应理解为面向同行专家的、广义的、教导式公开，并非为了限制本发明。
现在具体参见附图。图中图示了一个实施本发明的微型计算机，一般用10表示(图1)。如上所述，计算机10可具有相联的监视器11，键盘12和打印机或绘图仪14。计算机10具有一个箱盖15，它和机壳19一起定义了一个封闭屏蔽的空间以容纳用于处理和存贮数字式数据的电动数据处理和存贮部件，如图2所示。在装于机壳19的一个多层板20或母板上至少装了一些这种部件并为计算机10的部件(包括上述部件和其它相联部件，如软盘驱动器、各种形式的直接存取存贮设备，附属卡或板等)提供电互连。
机壳19有一个底板和一个后盖板(图2)，定义了至少一个开间格以容纳诸如磁盘或光盘的盘驱动器，后备带驱动器等数据存贮设备。在所述形式中，上间格22适于收容第一尺寸的外围驱动器(如所谓的3.5英寸驱动器)。在上间格22中可装上一种软磁盘驱动器(一种可擦除介质的直接存取存贮设备)。众所周知，它可容一张软盘插于其间并用这张软盘接收，存贮和发送数据。
在把上述结构与本发明联系起来之前，回顾一下个人计算机系统10的一般工作概要是有价值的。参见图3，图中图示了一个个人计算机系统的方框图，它描绘了根据本发明的计算机系统(如系统10)的各种部件，包括装在平板20上的部件以及平板与个人计算机的I/O槽和其它硬件之间的连接。与此平板相连的有系统处理器32。任何合适的微处理器都可用作CPU32，而一种适宜的微处理器是INTEL公司出售的80386。CPU32通过高速CPU局部总线34连到总线接口控制单元35，到易失随机存取存贮器(RAM)36(这里示为单一的直接插入存贮器模块SIMMS)，到BIOS ROM38(在其中存贮了用于对CPU32的基本输入/输出操作指令)。BIOS ROM38包括用作I/O设备与微处理器32的操作系统间接口的BIOS。存在ROM38中的指令可复制到RAM36上以减少执行BIOS的时间。
以后描述的本发明将具体参照图3的系统方框图。在描述以前应当理解，根据本发明的装置和方法可与其它平板硬件结构一起使用。例如，系统处理器可以是Intel80486微处理器。
现返回图3，CPU局部总线34(包括数据地址和控制部分)还提供微处理器32与一个数字或数学协处理器和一个小型计算机系统接口(SCSI)控制器40间的连接。正如计算机设计和操作同行所知，SCSI控制器40可连接只读存贮器(ROM)41，RAM32和图中右边所示的由I/O连线接通的各种类型的外设。SCSI控制器40作为一个存贮控制器使用，控制诸如固定或可卸下的介质电磁存贮设备(称之为硬盘和软盘驱动器)，光电、磁带和其它存贮设备。
总线接口控制器(BIC)35把CPU局部总线34和一条I/O总线44连接起来。作协议转换器使用，也可作存贮器控制器和DMA控制器等使用。BIC33通过总线44和一条可选性能的总线相连，如一条具有多个I/O槽以容纳可进一步连接I/O设备或存贮器(未示出)的MICRO CHANNEL(微通道适配卡45的MICRO CHANNEL总线。I/O总线44包括地址、数据和控制部分。I/O总线44可按不是MICRO CHANNEL总线规格的其它总线规格配置。
沿I/O总线44连有各种I/O部件，如与用来存贮字符信息(48所示)和图形或图像信息(49所示)的视频RAM(VRAM)相联的视频信号处理器46。与处理器46交换的视频信号经一个数字到模拟转换器(DAC)50到一个监视器或其它显示设备。VSP46还可直接与一个所谓的自然图像输入/输出(可以是录像/放像机，照像机等)相连。I/O总线44还连有一个数字信号处理器(DSP)51，它与可用来存贮供DSP51处理信号用的软件指令及处理中所涉及数据的指令RAM52和数据RAM54相联。DSP51可通过装备一个声频控制器55处理声频输入输出，通过装备一个模拟接口控制器56处理其它信号。最后，I/O总线还连有一个带有相关联的可擦除可编程只读存贮器(EEPROM)59的输入/输出控制器58，通过输入/输出控制器58并且一串行端口可与常规外设(包括软盘驱动器，打印机或绘图仪14，键盘12，鼠标器或光笔设备(未示出))，进行输入输出交换。
在详述BIC35的作用以前，可以首先考虑个人计算机对已被为多主控器(master)或总线主控器(master)的支持。这里所用的“master”是一种处理器或任何可对总线进行控制及在总线上驱动地址、数据和控制信号的电路。这种性能使得主控设备能够在系统存贮器和其它设备之间传送信息。
主控器分为三种……系统主控器(一般为CPU)，DMA控制器，和总线主控器。系统主控器控制和管理系统配置。它通常是系统中的省缺主控器。此省缺主控器在其它主控器不需要总线时拥有总线，DMA控制器是一种特殊类型的主控器，它在DMA从属设备和存贮器从属设备之间舆数据，并不对总线进行仲裁而是对为作为仲裁者的DMA从属设备服务。这里所用的总线主控器对总线使用进行仲裁并支持与I/O从属设备或存贮器从属设备进行信息传输，什么使一台设备成为“总线主控器”，这一点可能含糊不清，因为总线主控器不一定需要一处理器，并且可作为另一总线主控器的从属设备响应其存取调用。区别总线主控器的方法是看它是否通过仲裁获得了控制这条总线的权即并控制一个已定义的总线周期的执行。一般有三种总线主控器全功能的，特殊功能控制器，以及可编程特殊功能控制器。它们之间的根本区别在于灵活度，功能和成本。全功能总线主控器的灵活度最高，功能最强，成本最高。一般，一个全功能总线主控器具有自己的可编程的CPU，能控制所有的系统资源，包括操作系统软件。特殊功能控制器灵活性最小，功能最弱且成本最低。一般，一个特殊功能控制器使用一个逻辑电路而不是CPU来执行一特定功能，不需要或很少需要其它主控器的帮助。可编程特殊功能控制器界乎于这两者之间。特殊功能和可编程特殊功能控制器的根本区别在于修改总线主控器功能和/或执行特征的能力。这种修改可利用处理器单元或可设置寄存器来完成。
根据这里的定义，CPU32，MCPU39和SCSI控制器40都可作为直接连到或在局部总线34上的主控器，而I/O控制器58，DSP51，VSP46以及可能装在MICRO CHANNEL槽上的辅助板45都可作为直接连到或在输入/输出总线44上的主控器。
拥有这么多主控器，BIC35在直接连到输入/输出总线上的设备中为存取输入/输出总线和局部处理器总线34起伸裁作用;在输入/输出总线44和直接连到局部处理器总线34上的主控设备中为存取局部处理器总线34起仲裁作用。图4描绘了这种“分层”仲裁过程，它示意了某些BIU功能以及用来实现这些功能的信号线。如图所示，BIC35通过与I/O总线44交换某些信号(图中为ARBUSO，1，2，3，;PREEMPT＃;和BURST＃)来起此总线的中央仲裁控制点(CACP)的作用，而且通过与CACP，I/O总线44和直接连到局部处理器总线34上的主控设备交换某些信号(图中为ARBUSO，1，2，3;PREEMPT＃;BURST＃;BRQ1＃至BRQn＃;BGT1＃至BGTn＃;CACP-HOLD;CACP-HLDA;CPU-HOLD和CPU-HLDA)来起局部总线仲裁控制点(LBACP)的作用。
在那一点上，仲裁的分层以及BIU35的作用方式将随着图5到16的例子越来越清楚。现简单观察一下这些图所代表的各种操作顺序，图5图示了放弃对CACP功能控制的LBACP功能。图6图示了在一个非流水线周期内挡住或取消设备存取总线的LBACP功能。图7图示了在闲置状态期间挡住设备的LBAPC功能。图8图示了在闲置状态期间设备放弃局部处理器总线的过程。图9图示了一个一直在执行读功能的设备把总线转给执行写功能的另一设备。图10图示了一个一直在执行读功能的设备把总线转给省缺主控器，CPU32。图11图示了一个一直在执行写功能的设备把总线转给省缺主控器，CPU32。图12图示了挡住CPU32并把总线转给另一设备的LBACP功能。图13图示了挡住执行读功能的第一设备并把总线转给执行写功能的第二设备的LBACP功能。图14示出了挡住一直在执行写功能的一个第一设备，并将总线给予执行写功能的一个第二设备的LBACP功能。图15图示了挡住一个一直在执行读功能的设备并把总线转给省缺主控器，CPU32的LBACP功能。图16图示了挡住一个一直在执行写功能的设备并把总线转给省缺主控器，CPU32的LBACP功能。每张图包括特殊标明的有效点，留给以后讨论。
此外，可注意到BIC35和每个局部总线34的主控器(所述实施例中的CPU32，MCPU39，SCSI40)通过两个专用于总线仲裁的信号联系，即信号BPQn＃和BGTn＃(小写字母“n”将由标明特定主控器的数字代替)。BRQn＃是从主控器到BIC35的LBACP功能的输出信号，表示请求控制局部总线34。BRQn＃是LOW(低电平)有效信号。主控器在控制局部总线34之前激活相应的BRQn＃信号并等待BGTn＃的确定。获得局部总线的主控器在所取样的BGTn＃无效时或在此主控器使用总线完毕时使BRQn＃无效。使BRQn＃无效表明地址总线和总线周期定义信号处于高阻抗状态。
BGTn＃是从BIC35的LBACP功能到主控器的输出信号表明已被赋予此主控器控制局部总线34。BGTn＃是LOW有效信号。这个信号被LBACP维持有效直到BRQn＃无效或LBACP接收到另一总线请求。如果LBACP使BGTn＃无效，当前局部总线的主控器一旦当前传输完毕马上释放这条总线(使BRGn＃无效)。LBACP在先前的主控器使BRQn＃无效并完成最后一个传输之前不会使下一个挂起的局部总线请求的BGTn＃有效。
在LBCP中实施了一种优先级和公平的轮转方案，且给局总总线设备分配了优先级数，从最高优先级(标明为设备“1”)到最低优先级(标明为设备“n”，其中字母n表示功能设计中的最高数)。由于存在着一个高优先级设备排除一个低优先级设备获得总线的可能性，总线存取请求未定将使得LBACP把住一获得总线的主控器在完成数据传输以后置于无效状态并在所有请求者获得总线服务之后才会授权那台设备访问总线。
当一个输入/输出设备(如I/O控制器58，数字信号处理器51或视频信号处理器46)控制输入/输出总线44并且有请求挂起在局部总线34上时，LBACP将在CACP功能执行的I/O总线仲裁周期中代表局部总线主控器进行争用。LBACP功能可对每个主控器分配不同的仲裁级，认可上述已分配的优先级。如果任一分配的仲裁级在I/O总线级中取胜，那么LBACP功能将激活BURST＃并在所有具有挂起的请求的局部处理器总线主控器中分配总线的控制。
LBACP功能通过图4中标明的信号CACP-HOLD;CACP-HLDA;CPU-HOLD;和CPU-HLDA与CACP功能和CPU32进行接口。在先有个人计算机系统中，后两个信号直接在CACP功能和CPU之间进行交换。本发明设想的两级仲裁交互作用在深入研究图5到16后变得更为清楚。在图5到16的每张图中，时间的充逝由线CLK2上的时钟周期表示。
在图5中，标明了6个特殊计时点。第一点(1)，一个直接到I/O总线44上的设备发出先占高速、局部处理器总线34的信号。在某个未知时间间隔后的第二点(2)处，一个一直使用高速总线的局部处理器总线主控器置某些信号为高阻抗状态。在一个传输完成后，此设备在第三点(3)处表示准备释放这条总线，在此之后LBACP在第四点(4)处禁止对总线的进一步存取，确认省缺主控器CPU32处于保持状态，在第五点(5)处，释放CACP功能以在第6点处授权存取总线。这个序列把控制从LBACP转给CACP功能。
在图6中描述了局部处理器总线主控器的变更，其中描述了LBACP在第一点(1)处取消存取授权，受影响的主控器在第二点92)处放弃总线并在第三点(3)处置某些信号为高阻抗状态。LBACP然后在第四点(4)处授权存取，存贮控制器逻辑电路查到主控器的变更并在第五点(5)处置RAS＃无效，获得存取授权的下一主控器在第六点(6)处获得总线。
在图7中，LBACP功能在闲置状态下挡住一个设备。在第一点(1)处，一局部总线从属设备请求流水线作业，当前局部总线主控器不能提供下一个地址。在第二点(2)处，LBACP功能在闲置期间使总线上BGT1＃无效，此后，第一设备在第三点93)处取消BRQ1＃并且在第四点(4)处置某信号为高阻抗状态。在第五点95)处，LBACP功能通过激活BGT2＃表示第二设备存取总线，此后存贮控制器逻辑电路查到主控器的变更并在第六点(6)处使RAS＃无效。第二设备查到认定的BGT2＃并在第七点(7)处存取总线。
图8的序列导致一个设备在闲置状态下释放总线。第一设备在第一点(1)处取消BRQ1＃，表明它放弃总线，并在第二点92)处置某些信号为高阻抗状态。LBACP功能然后在第三点(3)处使BGT1＃无效并在第四点(4)处激活BGT2＃，随后存贮控制器逻辑电路查到主控器的变更并在第五点95)处使RAS＃无效。第二设备查到认定的BGT2并在第六点(6)处存取总线。
在图9的序列中，一直执行读功能的设备把总线释放执行写功能的设备。第一设备响应NA＃，在第一点(1)处取消BRQ1＃(这表明它准备放弃总线)并在第二点(2)处置某些信号为高阻抗状态。LBACP然后在第三点(3)处使BGT1＃无效并在第四点(4)处激活BGT2＃，随后存贮控制器逻辑电路查到主控制器的变更并在第五(5)点处使RAS＃无效。第二主控制器查到认定的BGT2＃并在第六点(6)处存取总线。
在图10的序列中一直执行读功能的设备地总线释放给省缺主控器CPU。此设备响应NA＃，在第一点(1)处取消BRQn＃(表明它准备放弃总线)并在第二点92)处置某些信号为高阻抗状态。LBACP功能然后在第三点93)处使BGTn＃无效并在第四点(4)处使HOLD无效，随后存贮控制器逻辑电路查到主控制器的变更并在第五点(5)处使RAS＃无效。省缺主控器查到HOLD无效在第六点(6)处控制总线。
在图11的序列中，一直执行写功能的设备把总线释放给省缺主控制器CPU。此设备响应NA＃，在第一点(1)处取消BRQn＃(表明它准备放弃总线)并在第二点(2)处置某些信号为高阻抗状态。LBACP功能然后在第三点(3)处使BGTn＃无效并在第四点(4)处使HOLD无效，随后存贮控制器逻辑电路查到主控制器的变更并在第五点(5)处使RAS＃无效。省缺主控器查到HOLD无效并在第六点(6)处控制总线。
在图12的序列中，LBACP功能查到总线存取请求并挡住省缺主控制器CPU，这时一个设备在第一点(1)处激活BRQn＃。LBACP功能查到BRQn＃有效并在第二点(2)处激活HOLD、CPU在第三点(3)处返回HLDA并关闭它的输出驱动器。LBACP在第四点(4)处查到HLDA并激活BGTn＃，随后存贮控制器逻辑电路查到主控器的变更，并在第五点(5)处使RAS＃无效(如果当时RAS＃有效的话)。此设备然后查到BGTn＃有效并存取这条总线。
在图13的序列中，挡住一个一直执行读功能设备的总线，并把总线交给执行写功能的设备。LBACP功能在第一点(1)处使BGT1＃无效。第一设备响应NA＃，然后在第二点(2)处取消BRQ1＃(表明它准备放弃总线)并在第三点(3)处置某些信号为高阻抗状态。LBACP功能在第四点94)处激活BGT2＃，随后存贮控制器电路查到主控器的变更并在第五点(5)处使RAS＃无效。第二主控器查到认定的BGT2＃并在第站点(6)处存取总线。
在图14的序列中，挡住了一个一直执行写功能设备的总线并把总线交给执行写功能的第二设备。LBACP功能在第一点(1)处使BGT1＃无效。第一设备然后响应NA＃，在第二点(2)处取消BRQ1＃(表明它准备放弃总线)并在第三点(3)处置某些信号为高阻抗状态。LBACP功能然后在第四点(4)处激活BGT2＃，随后存贮控制器逻辑电路查到主控制器的变更并在第五点95)处使RAS＃无效。第二主控制器查到认定的BGT2＃并在第六点(6)处存取总线。
在图15的序列中，挡住了一个一直执行读功能设备的总线并把总线交给省缺主控器CPU。LBACP功能在第一点(1)处使BGT1无效。第一设备然后响应NA＃，在第二点(2)处取消BRQ1＃(表明它准备放弃总线)并在第三点(3)处置某些信号为高阻抗状态。LBACP功能然后在第四点(4)处使HOLD无效，随后存贮控制器逻辑电路查到主控制器的变更并在第五点(5)处使RAS＃无效。省缺主控器查到HOLD无效并在第六点(6)处控制总线。
在图16的序列中，LBACP功能挡住了一个执行写功能的设备并把总线转交给省缺主控制器CPU。LBACP功能在第一点(1)处使BGT1＃无效。然后第一设备响应NA＃，在第二点(2)处取消BRQ1＃(表明它准备放弃总线)并在第三点(3)处置某些信号为高阻抗状态。LBACP功能然后在第四点(4)处使HOLD无效，随后存贮控制器逻辑电路查到主控器的变更并在第五点(5)处使RAS＃无效。省缺主控器查到HOLD无效并在第站点(6)处控制总线。
上述附图和说明给出了一个本发明的优选实施例。尽管用了一些特定的术语，但是所给的描述采用的只是术语一般描述性的，并非为限制。
权利要求
1.一种个人计算机系统，其特征为一条高速局部处理器数据总线；一条输入/输出数据总线；至少两个直接与所述局部处理器总线相连的主控设备；以及一个用来提供所述局部处理器总线和所述输入/输出数据总线间通信的、直接连到所述局部处理器总线和所述输入/输出数据总线上的叫线接口控制器，所述总线接口控制器在直接连到所述局部处理器总线上的所述主控设备中提供对所述局部处理器总线的存取的仲裁，并在所述局部处理器总线和直接连到所述输入/输出数据总线的任何设备中提供对所述输入/输出数据总线的存取的仲裁。
2.根据权利要求1的一种个人计算机，其特征为所述总线接口控制器定义了一个通过其来仲裁所述主控设备对所述局部处理器总线存取的局部总线仲裁控制点和一个通过其来仲裁直接连到所述输入/输出数据总线上的任何设备对所述输入/输出数据总线存取的中央仲裁控制点，其中进一步地，每个所述主控设备向所述总线接口控制器发信号，请求控制所述局部处理器总线且所述总线接口控制器向每个所述主控设备发信号授权控制所述局部处理器总线的一个发出信号的请求。
3.根据权利要求2的一种个人计算机，其特征为所述总线接口控制器给所述主控设备排上发布授权控制信号的优先级顺序。
4.根据权利要求3的一种个人计算机，其特征为所述总线接口控制器在所述主控设备中轮转优先级并在请求总线存取的多个主控设备中把最低优先级分给最近获得局部处理器总线控制的设备。
5.根据权利要求1的一种个人计算机，其特征为所述总线接口控制器定义了一个通过其来仲裁所述主控设备对所述局部处理器总线存取的局部总线仲裁控制点和一个通过其来仲裁直接连到所述输入/输出数据总线上的任何设备对所述输入/输出数据总线存取的中央仲裁控制点，其中进一步地，所述主控设备之一是一个正常控制所述局部处理器总线的省缺主控器，两个所述控制点都与所述输入/输出总线交换表示输入/输出总线仲裁、先占和脉冲串数据传输的信号，所述控制点相互交换表示所述中央仲裁控制点占有仲裁的信号和这种占有的确认信号;所述局部总线仲裁控制点与所述省缺主控器交换表示省缺主控器占有存取权的信号和这种占有的确认信号。
6.一种个人计算机系统，其特征为一条高速数据总线;一条输入/输出总线;一个直接与所述高速数据总线相连的微处理器;直接与所述高速数据总线相连用于数据的易失存贮的易失存贮器;用于数据的非易失存贮的存贮器设备;一个直接与所述高速数据总线和所述存贮器设备相连的存贮控制器，用来管理与所述存贮器设备的通信;一个与所述高速数据总线和所述输入/输出数据总线相连的、用来提供所述高速数据总线和所述输入/输出数据总线间通信的总线接口控制器，所述总线接口控制器在直接连到所述高速数据总线上的所述微处理器和所述存贮控制器中提供对所述高速数据总线的存取的仲裁，在直接连到所述输入/输出数据总线上的任何设备和所述高速数据总线中提供对所述输入/输出数据总线的存取的仲裁。
7.根据权利要求6的一种个人计算机，其特征为所述总线接口控制器定义了一个通过其来仲裁所述微处理器和所述存贮控制器对所述局部处理器总线存取的局部总线仲裁控制点和一个通过其来仲裁直接连到所述输入/输出数据总线上任何设备对所述输入/输出数据总线存取的中央仲裁控制点，其中进一步地，所述微处理器和所述存贮控制器每个都向所述总线接口控制器发出请求对所述局部处理器总线控制的信号且所述总线接口控制器向所述微处理器和所述存贮控制器的每一个发出授权控制所述局部处理器总线的信号。
8.根据权利要求7的一种个人计算机，其特征为所述总线接口控制器为所述微处理器和所述存贮控制器排上发布授权控制信号的优先顺序。
9.根据权利要求8的一种个人计算机，其特征为所述总线接口控制器在所述微处理器和所述存贮控制器中轮转优先级并在发出请求总线存取信号的所述微处理器和所述存贮控制器两者中把最低优先级赋予最近获得局部处理器总线控制的那一个。
10.根据权利要求6的一种个人计算机，其特征为所述总线接口控制器定义了一个通过其来仲裁所述微处理器和所述存贮控制器对所述局部处理总线存取的局部总线仲裁控制点和一个通过其来仲裁直接连到所述输入/输出数据总线上任何设备对所述输入/输出数据总线存取的中央仲裁控制点，其中进一步地，所述微处理器是一个正常控制所述局部处理器总线的省缺主控器;所述控制点都与所述输入/输出总线交换表示输入/输出总线仲裁、先占和脉冲串数据传输的信号;所述控制点相互交换表示所述中央控制点仲裁占有的信号和这种占有的确认信号;所述局部总线仲裁控制点与所述微处理器交换表示所述微处理器存取占有的信号和这种占有的确认信号。
11.一种个人计算机系统，其特征为一条高速数据总线;一个直接与所述高速数据总线相连的微处理器;一个直接与所述高速数据总线相连的数字协处理器;直接与所述高速数据总线相连的用于数据易失存贮的易失存贮器;用于数据非易失存贮的存贮器设备;一个直接与所述高速数据总线和所述存贮器设备相连的存贮控制器，用来管理与所述存贮器设备的通信;一条输入/输出数据总线;一个直接与所述输入/输出数据总线相连的输入/输出控制器;一个直接与所述输入/输出数据总线相连的数字信号处理器;一个直接与所述输入/输出数据总线相连的视频信号处理器;以及一个与所述高速数据总线和所述输入/输出数据总线相连、用来提供所述高速数据总线和所述输入/输出数据总线间通信的总线接口控制器，所述总线接口控制器在直接连到所述高速数据总线上的所述微处理器和所述数字协处理器和所述存贮控制器中提供对所述高速数据总线的存取的仲裁;在直接连到所述输入/输出数据总线上的所述输入/输出控制器和所述数字信号处理器和所述视频信号处理器以及所述高速数据总线中提供对所述输入/输出数据总线的存取的仲裁。
12.根据权利要求11的一种个人计算机，其特征为所述总线接口控制器定义了一个通过其来仲裁所述微处理器和所述存贮控制器对所述局部处理器总线存取的局部总线仲裁控制点和一个通过其来仲裁所述输入/输出控制器和所述数字信号处理器和所述视频信号处理器对所述输入/输出数字总线存取的中央仲裁控制点，其中进一步地，所述微处理器和所述存贮控制器每个都向所述总线接口控制器发一个请求控制所述局部处理器总线的信号并且所述总线接口控制器向所述微处理器和所述存贮控制器和所述数字协处理器的每一个发出授权控制所述局部处理器总线的的信号。
13.根据权利要求12的一种个人计算机，其特征为所述总线接口控制器为所述微处理器和所述存贮控制器和所述数字协处理器排上发布授权控制信号的优先级顺序。
14.根据权利要求13的一种个人计算机，其特征为所述总线接口控制器在所述微处理器和所述存贮控制器和所述数字协处理器中轮转优先级并在发出请求总线存取的信号的所述微处理器和所述存贮控制器和所述数字协处理器三者中把最低优先级分给最近获得局部处理器总线控制的那一个。
15.根据权利要求11的一种个人计算机，其特征为所述总线接口控制器定义了一个通过其来仲裁所述微处理器和所述存贮控制器和所述数字协处理器，对所述局部处理器总线存取的局部总线仲裁控制点和一个通过其来仲裁所述输入/输出控制器和所数字信号处理器和所述视频信号处理器对所述输入输出数据总线存取的中央仲裁控制点，其中进一步地，所述微处理器是一个正常控制所述局部处理器总线的省缺主控器，两个所述控制点都与所述输入/输出总线交换表示输入/输出总线仲裁、占先和脉冲串数据传输的信号;所述控制点相互交换表示所述中央仲裁控制点仲裁占有的信号和这种占有的确认信号;所述局部总线仲裁控制点与所述微处理器交换表示所述微处理器存取占有信号和这种占有的确认信号。
全文摘要
通过在连到局部处理器总线上的多个“主控”设备中仲裁对局部处理器总线的控制来改善其性能的个人计算机。该个人计算机系统具有一条高速局部处理器总线；一条输入/输出数据总线；至少两个连到局部处理器总线的主控设备；和一个总线接口控制器；此总线接口控制器在连到局部处理器总线的主控设备中仲裁对局部处理器总线的存取，在局部处理器总线和任何连到输入/输出总线的设备中仲裁对输入/输出总线的存取。
文档编号G06F13/362GK1067323SQ9210310
公开日1992年12月23日 申请日期1992年4月28日 优先权日1991年5月28日
发明者丹尼欧·保尔·福库, 路易斯·安托尼奥·荷南戴滋, 艾瑞克·迈茨森, 丹尼斯·里·莫勒, 约纳森·翰锐·瑞曼德, 爱斯梅尔·塔莎考芮 申请人:国际商业机器公司