专利名称：实时二维离散余弦转换/反离散余弦转换电路装置的制作方法
技术领域：
本发明是有关于数字信号处理装置，特别是有关于一种适用于超大型集成电路VLSI的实时(real time)二维离散余弦转换(Dis-crete Cosine Transform，以下通称DCT)/反离散余弦转换(InverseDiscrete Cosine Transform，以下通称IDCT)电路装置。
DCT/IDCT是属于正交(orthogonal)转换技术之一。因其具有较高的转换效率，经常运用于影像压缩和视频信号带宽压缩等系统中，用以处理转换编码的工作。其是靠由一二维DCT运算器，将一区块(block)的数字影像单元(element)或像素(pixel)数据，乘上一组二维(例如N×N)的离散余弦矩阵，使时域的影像数据转换为频域的数据。由此解码端需另以IDCT将频域的数据还原。
由于二维DCT/IDCT已应用于若干国际性的视频信号或影像处理标准中，例如JPEG、H.261和MPEG等，并且成为此类标准中不可缺少的主要部分，扮演发展商用视频信号产品的关键角色，包括高画质电视(HDTV)、高级电视(ATV)和视频信号电话(Visdeo comference)等。因此，如何将DCT/IDCT的运算效能提升，并实际配置于集成电路中，已成一重要课题。
由于视频信号数据的传送、运算与播放讲求实时的效果，特别是上述商用视频信号产品尤为如此。作为DCT/IDCT运算功能的电路部分，其除了需满足高效率运用，实时处理数据之外，更须尽量简化电路组成，以最少的硬件结构达到最快运行的目的，而确实符合超大型集成电路的要求。
以往的实时二维DCT/IDCT电路结构，为维持数据运算的连续性，使紧邻的数据区块得以连续运算，均采用两组一维DCT/IDCT电路串联或直接以一组二维DCT/IDCT电路来完成，使整个转换电路相当庞杂，需要大量的硬件配置，有违于集成电路高密度多功能的制造原则；有些以一组一维DCT/IDCT电路，依靠反馈方式满足二维转换的需求，却无法在效率上有所增益，而不能达到即时转换的目的。
图1所示的结构即为以往利用两组一维DCT/IDCT串联形成的二维DCT/IDCT电路。其中，一维离散余弦转换运算装置(1D DCT/IDCTprocessor)15和17分别对输入数据矩阵的行(或列)进行DCT运算，而行列转换缓冲装置(Transpose buffer)16和18则负责对数据矩阵做行列转换(transpose)运算。因此当二维数据矩阵X输入图1所示的结构后，先对其中的行(或列)做一维DCT运算，然后进行行列转换，使成为转置矩阵Z。接着输入矩阵Z，对剩余的一维，即相对于Z的列(或行)，做一维DCT运算，最后再将行列转换回来，而成为矩阵Y输出。
在此二维DCT转换装置中，一维DCT运算装置15和17的电路结构远比行列转换缓冲装置16和18复杂，一般而言，前者所需的硬件组成约为后者的十倍。而由上述说明可知两组一维DCT运算装置的功能相同，如此配置无疑对硬件资源造成浪费。
再者，若仅以一组二维DCT运算装置直接来处理上述区转换为Y的运算，由其数据量的庞大，其所需的电路复杂程度当较上述一组DCT运算装置高出甚多，亦不符合集成电路求快求精的要求。
因此，本发明的主要目的在于提供一种实时二维DCT/IDCT电路装置，以最精简的电路结构满足高速运算的要求，而节省硬件组成。
本发明的以上目是通过以下装置完成一种实时二维离散余弦转换(以下称DCT)/反离散余弦转换(以下称IDCT)电路，包括一变速率双端口缓冲装置，用以将一组二维N×N字(word)大小的数据区块以一第一速率写入，经调整该数据区块后，以一第二速率输出一第一一维资料；一选择装置，具有二输入端口，其一输入端口耦合所述变速率双端口缓冲装置，以于一第一时间周期内提供该第一一维数据的流通，而于一第二时间周期内提供来自另一输入端口的一第二一维数据流通；一一维DCT/IDCT运算装置，耦合所述选择装置，用以将该选择装置提供的所述一维数据进行DCT/IDCT运算；一行列转换缓冲装置，耦合所述DCT/IDCT运算装置，用以将经过DCT/IDCT运算的该第一一维数据行列转换，形成所述第二一维数据供应至该选择装置；以及一反变速率双端口缓冲装置，耦合所述DCT/IDCT运算装置，用以将经过DCT/IDCT运算的所述第二一维数据以所述第一速率输出。
上述装置中，所述第二速率可以为所述第一速率的二倍；所述一维DCT/IDCT运算装置的数据吞吐速率(throughput rate)可以大于或等于所述变速率双端口缓冲装置，且可以于2N-1个基于所述第二速率的运算周期内完成一组N个字的一维数据的DCT/IDCT运算；所述变速率双端口缓冲装置可以是一双端口静态随机存取存储器装置；所述变速率双端口缓冲装置可以分别以二不同速率的脉冲控制其输入与输出端运行；所述变速率双端口缓冲装置也可以利用不同速率的脉冲所控制的二计数器定址，以产生所述第一速率与所述第二速率的输入/输出运行；所述变速率双端口缓冲还可以利用定址信号线的安排而调整所述输入数据区块，产生行列重组的效果。
上述变速率双端口缓冲装置因可以双倍速输出其输入数据，并依需求的输出顺序进行定址，配合可在2N-1个运算周期(latency)内完成一组一维N个输入的DCT/IDCT运算的一维DCT/IDCT运算装置，而满足实时运算的条件，并以各个较简单的硬件组件，减少额外绕线空间，大幅节省硬件组成，非常适合超大型集成电路的实际应用。
为让本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明如下图1绘示熟知二维DCT/IDCT电路的方框图。
图2绘示依照本发明一较佳实施例电路结构。
图3绘示依照图2一变速率双端口缓冲装置输入/输出的时序关系。
图4绘示依照图2一选择装置的输出时序关系。
图5绘示依照图2各装置间输入/输出的时序关系。
图6绘示依照图2一反变速率双端缓冲装置输入/输出的时序关系。
图7绘示依照本发明一较佳实施例变速率双端口缓冲装置详细电路组成。
请参阅图2所示依照本发明一较佳实施例的电路结构。其中包括一组变速率双端口缓冲装置(Rate buffer)10、一选择装置1l、一组一维DCT/IDCT运算装置12、一行列转换缓冲装置13和一反变速率端口缓冲装置(IRate buffer)14。
设若输入区块数据X为N×N大小，以N=8为例，则X区块数据可表示为 那么，经过二维DCT运算后的结果，输出区块数据Y可表示为
因此数据区块X可依X00，X01，X02，X03，X04，X05，X06，X07，X10，X11，X12，X13，......，X20，X21，......，X70，X71，X72，X73，X74，X75，X76，X77，的行顺序，输入变速率双端口缓冲装置10；而数据区块Y亦以Y00，Y01，Y02，Y03，Y04，Y05，Y06，Y07，Y10，Y11，Y12，Y13......，Y20，Y21......，Y70，Y71，Y72，Y73，Y74，Y75，Y76，Y77的行顺序自反变速率双端口缓冲装置14输出。
于是，在图2所示的变速率双端口缓冲装置10可以是一个大小为N×N的字可同时输入/输出的双端口缓冲器，其输出数据的速度可为输入数据速率的两倍，并且，其输入/输出端口可依输入数据区的顺序及双倍速一维DCT/IDCT运算装置12的输入需求而分别定址。
选择装置11是一个2选1的选择器，可由11a和11b二个输入端择一输入数据，再从12a将数据送至一维DCT/IDCT运算装置12。
双倍速的一维DCT/IDCT运算装置12是一个一维N个输入的DCT/IDCT运算装置，其运算吞吐速率(throughput rate)大于等于变速率双端口缓冲装置10的输出速度，而其运算周期(latency)则小于或等于2N-1。
行列转换缓冲装置13的大小亦为N×N个字，其除了提供对输入数据进行列转换，更可依一维DCT/IDCT运算装置的需求用不同的输出端口定址方式。
反变速率双端口缓冲装置14的大小为N×N个字，是一可同时输入/输出的双端口缓冲器，其输入端口可依照一维DCT/IDCT运算装置12的输出方式同时输入一个或N个字，而输出端口则可依据输出数据Y的输出顺序而定址。
依据上述配置的电路，其运作方式说明如下首先，区块数据区依前述行顺序，以f的既定速度由变速率双端口缓冲10的输入端10a输入。配合前述N＝8为例，则经过56个运算周期，即56个1/f周期后，此时数据X70正待写入变速率双端口缓冲装置10，请参照图3的时序关系图，于是，X将以列顺序、2f的速率由变速率双端口缓冲装置10输出至选择装置11。以列顺序输出的目的是为配合数据区块Y所需的输出顺序，如图2所示，假若第一次一维DCT/IDCT是以X的列运算，则第二次一维DCT/IDCT采用Z的转换置矩阵Zt的列运算，恰为对Z的行运算，其输出正好符合Y所需的输出顺序。至于在56个运算周期后才将数据送出，是为了防止数据的误取。
其次，当进行第一次一维DCT/IDCT运算时，选择装置11选择连接变速率双端口缓冲装置11的输入端11a输入数据。请参照图4所示的时序关系。而在第二次一维DCT/IDCT运算时，则自行列转缓冲装置13读出数据。
当第一次一维DCT/IDCT在一维DCT/IDCT运算装置12运算时，由输入端12a输入的数据为X的列顺序X0c，X1c，X2c，X3c，X4c，X5c，X6c，X7cC＝0，......，7；而当第二次一维DCT/IDCT在一维DCT/IDCT运算装置12运算时，由输入端12a输入的数据改为Z的行顺序ZR0，ZR1，ZR2，ZR3，ZR4，ZR5，ZR6，ZR7R＝0，......，7，由输出端14a输出的数据则为Y的行顺序YR0，YR1，YR2，YR3，YR4，YR5，YR6，YR7R＝0，......，7。
当第一次一维DCT/IDCT的运算结果Z0C，Z1C，Z2C，Z3C，Z4C，Z5C，Z6C，Z7C＝0，......，7由输入端13a输入行列转换缓冲装置13，过了64个1/2f周期后，经过行列转换的数据ZR0，ZR1，ZR2，ZR3，ZR4，ZR5，ZR6，ZR7R＝0，......，7通过选择装置11的选择，即12a输入一维1D DCT/IDCT运算装置12进行第二次一维DCT/IDCT的运算，其运算结果最后会由14a输出。其时序关如图5所示。
图5绘示了对于一数据区块X自输入变速率缓冲装置10至处理为数据区块Y从反变速率缓冲装置14输出的所有数据状态的时序关系。依靠两次一维DCT/IDCT运算输入的连续处理，将可达到实时二维DCT/IDCT运算的目的，而其基本条件为双倍速的一维DCT/IDCT运算装置12的运算周期要小于或等于2N-1，在上述例子中，N为8，所以其运算周期不得大于15。
二维DCT/IDCT运算结果YR0，YR1，YR2，YR3，YR4，YR5，YR6，YR7R＝0，......，7，以2f的速度由输出端14a输入反变速率缓冲装置14，于次一1/f周期内自输出端14b以f的速度输出。请参照图6所示的时序关系图。
在本发明中作为变速率双端口缓冲装置10的，一较佳实施例如图7所示，主要是由一双端口静态随机存取存储器(dual-portSRAM)所形成。在图7中，双端口静态随机存取存储器102分别提供输入端与输出端受计数器101和103控制，其中，计数器101运行的脉冲ckf具有一第一速率，而计数器103的脉冲ck2f则以一第二速率产生。基于前述运行原理，第二速率为第一速率的双倍，因此输出速率将二倍于输入速率。
而为了使二维数据输出此一双端口缓冲装置时，具行列顺序重组的效果，由计数器101和103产生的定址信号，乃经刻意调整的信号线101c和103c而定址双端口静态随机存取存储器102。各种定址方式当可依需要重设信号线排列而产生。
因此，本发明电路与熟知者相比较，在采用一组变速率双端口缓冲装置与一选择装置以取代一维DCT/IDCT运算装置后，因前者的硬件需求量约为后者十分之一，整体硬件数量可降至熟知的百分之六十，加以本发明变速率双端口缓冲装置，行列转换脉冲装置和反变速率双端口缓冲装置具备输入/输出可控制定址功能，当可更将整体硬件空间缩减至约现有技术的二分之一，大大节省硬件组成。
虽然本发明已以一较佳实施例说明如上，然其并非用以限定本发明，任何熟知此项技术者，在不脱离本发明的精神和范围内，当可用一些改动与修饰，因此本发明的保护范围当视后附的权利要求书所限定为准。
权利要求
1.一种实时二维离散余弦转换(以下简称DCT)/反离散余弦转换(以下称IDCT)电路装置，包括一变速率双端口缓冲装置，用以将一组二维N×N字(word)大小的数据区块以一第一速率写入，经调整该数据区块后，以一第二速率输出一第一一维数据；一选择装置，具有二输入端口，其一输入端口耦合所述变速率双端口缓冲装置，以于一第一时间周期内提供该第一一维数据的流通，而于一第二时间周期内提供来自另一输入端口的一第二一维数据流通；一一维DCT/IDCT运算装置，耦合所述选择装置，用以将该选择装置提供的所述一维数据进行DCT/IDCT运算；一行列转换缓冲装置，耦合所述DCT/IDCT运算装置，用以将经过DCT/IDCT运算的该第一一维数据行列转换，形成所述第二一维数据供应至该选择装置；以及一反变速率双端口缓冲装置，耦合所述DCT/IDCT运算装置，用以将经过DCT/IDCT运算的所述第二一维数据以所述第一速率输出。
2.如权利要求1所述的电路装置，其中，所述第二速率是二倍于所述第一速率。
3.如权利要求1所述的电路装置，其中，所述一维DCT/IDCT运算装置的数据吞吐速率(throughput rate)可以大于或等于所述变速率双端口缓冲装置，其是于2N-1个基于所述第二速率的运算周期内完成一组N个字的一维数据的DCT/IDCT运算。
4.如权利要求1所述的电路装置，其中，所述变速率双端口缓冲装置可以是一双端口静态随机存取存储器装置。
5.如权利要求1所述的电路装置，其中，所述变速率双端口缓冲装置可以分别以二不同速率的脉冲控制其输入与输出端运行。
6.如权利要求1所述的电路装置，其中，所述变速率双端口缓冲装置是利用不同速率的脉冲所控制的二计数器定址，以产生所述第一速率与所述第二速率的输入/输出运行。
7.如权利要求1所述的电路装置，其中，所述变速率双端口缓冲还是利用定址信号线的安排而调整所述数据区块，产生行列重组的效果。
全文摘要
一种实时二维离散余弦转换(DCT)/反离散余弦转换(IDCT)电路，包括一组变速率双端口缓冲装置、一选择装置、一组一维DCT/TDCT运算装置、一行列转换缓冲装置和一反变速率双端口缓冲装置。数据是以一第一速率输入比一实时DCT/IDCT电路，以一第二速率的DCT/IDCT运算后，再依第一速率输出，其中，第二速率是第一速率的二倍。
文档编号G06F7/16GK1135687SQ9510509
公开日1996年11月13日 申请日期1995年5月5日 优先权日1995年5月5日
发明者黄柏川 申请人:联华电子股份有限公司