专利名称：通讯电路的制作方法
技术领域：
本发明涉及在CPU，例如微处理机之间以及CPU和I/O(输入/输出)单元之间进行数据传输的一种通讯电路，该例如包括一移位寄存器的I/O单元被用于将并行数据形式的信号转换为串行数据形式的信号，反之亦然。这样的一种通讯电路适用于一种图象形成设备，例如，复印机。本发明特别涉及包括在有这样一CPU的IC(集成电路)中的一种通讯电路。
最近，一种例如复印机的图象形成设备被提供有多种功能，这样，利用该图象形成设备的IC的一CPU被命令去控制许多功能，其结果是它需要在该CPU的IC上设置许多金属导线单元，然而，该CPU的IC中许多金属导线单元的设置会降低该CPU数据处理的效能，例如，一种结果是，由于该CPU的IC上的金属导线单元的增加，连接到该CPU的IC上的电导线的数量也增加，这样，包括有该CPU的IC的印刷电路板的面积也被增加，结果是涉及到电噪声产生的问题。
为消除这样的问题，该CPU的IC被分成多个CPU的IC，并被分布到该设备中各个适宜的位置。每个CPU的IC和I/O单元中相应的一个之间的数据传输以串行数据通讯进行。I/O单元被用在一CPU和终端装置例如，操作开关，显示装置以及等等之间用于从开关到该CPU的IC和来自该CPU的IC显示数据到该显示装置等之间传输特定数据。其结果是它会降低用于CPU的每个IC中的金属导线单元的数量。
在这样的一种图象形成设备中，在许多CPU的IC之间，以及在每个CPU的IC和相应的I/O单元中的一个之间进行数据传输是必需的，为达到高精度的数据传输操作，它被要求简化这样数据传输操作的进行而不使用插入在该若干CPU的IC之间以及该CPU的每个IC和相关的I/O单元中的一个之间的任何专门电路。
比较在CPU的IC之间进行数据传输的情况，在相关技术领域中用于图象形成设备的通讯电路中，有许多条件可被用于完成对在一CPU的IC和一I/O单元之间进行数据传输操作的启动。在该可选择的方案中，必须在一CPU的IC和一I/O单元之间插入一特定电路，以便用于在一CPU的IC和一I/O单元之间进行数据传输操作的启动。例如，当在使用一串行时钟信号SCK的CPU的IC之间进行数据传输时，来自一CPU的IC的数据输出在该时钟信号SCK的时钟脉冲的每个下降沿进行，而由另一CPU的IC的数据输出在该时钟信号SCK的时钟脉冲的每个上升沿进行。因而，来自该CPU的IC并在该时钟信号的时钟脉冲的一下降沿处的数据输出，在随后的该时钟信号的时钟脉冲的上升沿处由另一个CPU的IC所输入。
然而，当在一CPU的IC和I/O单元之间进行数据传输时，某些类型的I/O单元在该串行时钟信号SCK的时钟脉冲的每个上升沿输出数据，这样，在某些情况下，一I/O单元在该串行时钟信号SCK的时钟脉冲的每一上升沿输出数据和如上所述的一CPU的IC也在该串行时钟信号SCK的时钟脉冲的上升沿输入数据。为保障由I/O单元在串行时钟信号SCK的时钟脉冲的边沿处的数据输出由该CPU的IC在精确地同一瞬间被输入是困难的。事实上，由于该从I/O单元输出数据的时间和该输出数据达到该CPU的IC的时间之间的电路中电流的流动存在一时间延迟，为保障由一单元的数据输出被由另一单元输入，就必须使得该接收单元输入该数据的输入时间不同于从发送单元输出该数据的输出时间。
当在时钟脉冲的每一上升沿输出数据的I/O单元和在时钟脉冲的该上升沿输入该数据的CPU的IC之间传输数据时为使得输入时间不同于该输出时间，必须提供一专门电路，以便在实际的CPU-IC输入时间和该实际的I/O单元输出时间之间提供一有限的时间差。
代替这样一种专门电路不使用I/O单元而完成数据传输是可能的，那就是，在CPU的IC和终端装置例如操作开关、显示装置、等等之间用于从开关到CPU的IC以及从CPU的IC来的显示数据到显示装置传输专门数据的数据传输利用并行数据形式的信号来完成。然而，如果以并行数据形式进行数据传输，就需要许多金属导线单元，这样，数据传输操作的精确性会被降低。另外，从CPU的IC引出一条数据总线也是可能的，该数据总线然后被连接到用于将并行数据形式的信号转换为串行形式的信号的一I/O阔搌器，然而，这一方法中类似的电噪声会被引入数据总线。
本发明的一个目的是提供一种CPU的IC的通讯电路，用于在CPU的IC之间以及CPU的IC和I/O单元中相关的一个之间插入任何专门电路就能简单地完成对数据传输操作的启动。这样，在数据传输操作中能达到高精确度。
为实现本发明的这些目的，该通讯电路包括时差装置，该时差装置用于在数据接收装置在对应于一给定定时信号的一定时中从一被接收的信号接收多个数据项时提供一差时间，作为一种结果是，如果在对应于该给定定时信号的时间从I/O单元传输多个数据项，那么，该给定定时信号的时间被该时差装置所延迟。然后，这样被延迟的时间被用于数据接收装置，例如，从该被接收的数据中取得数据项的一移位寄存器。这种时间延迟的一种结果是，在由被接收的信号所携带的数据项在达到数据捕获装置之后，使得该数据接收装置从该接收的信号中接收多个数据项中的每一项成为可能。
该被接收的信号以这样一种方式携带该多个数据项，这种方式就是，该多个数据项被依次携带和该多个数据项的每一个被保持一预定时间周期，因此只要时差装置延迟数据接收时间的时间周期是在一个预定的每一个数据项均被保持的时间周期内，数据接收装置从接收的数据中接收该数据项。
特别是，该给定定时信号包括含有串行时钟脉冲的一时钟信号。对于该多个数据项的每项被保持的上述预定时间周期是在该串行时钟脉冲的两个相邻同类边缘之间的一时间。该同种类的边缘是上升沿或下降沿中任何一种。该数据接收装置在同类边缘处，即在串行时钟脉冲的一上升沿或一下降沿这二者中任何一种情况下从该被接收的信号中接收该多个数据项的每一项。该时差装置包括一反相器，用于对该时钟信号的一高电平和一低电平之间的反相。反相该时钟信号的结果是，对该每一上升沿的时间和每一下降沿的时间在时钟信号上被相互反相。这样，该数据接收装置从该被被接收的信号中接收一数据项的时间被延迟到该串行时钟脉冲的随后的一个边沿。
特别是，如果该I/O单元在该串行时钟脉冲的每个上升沿传输该多个数据项时，该多个数据项的每一项在该串行时钟脉冲的两个相邻上升沿之间被保持该预定的时间周期。该反相器反相该给定定时信号的结果是，来自反相该原始串行时钟脉冲的作为结果的该被延迟的串行时钟脉冲的每个上升沿的时间是该原始串行时钟脉冲的每个下降沿的时间。即，来自反相该原始串行时钟脉冲而作为结果的该被延迟的串行时钟脉冲的每个上升沿的时间被从该原始串行时钟脉冲的每个上升沿的时间被依次延迟为在原始串行时钟脉冲中的一上升沿和其后的下降沿之间的一时间周期。该数据接收装置然后在被延迟的串行时钟脉冲的每个上升沿接收数据。由于被延迟的串行时钟脉冲的上升沿呈现在该原始串行时钟脉冲的每两个相邻上升沿之间的中间位置，所以，该数据接收装置是在该数据项被保持的预定时间周期的中间处从该接收信号中接收每一数据项。
另外，该时差装置可以包括信号延迟装置用于对该接收信号延迟一预定延迟时间，该预定时间周期包括在该串行时钟脉冲的一上升沿和其后的下降沿之间或该串行时钟脉冲的一下降沿和其后的上升沿之间的一时间周期。即，该时差装置延迟该接收信号一个时间周期，该时间周期即是该串行时钟脉冲的一上升沿和其后的下降沿或一下降沿和其后的上升沿这两者中任一个的时间周期。
因而，如果该I/O单元在相同种类的边沿的每个边沿，即该串行时钟脉冲的每个上升沿或每个下降沿这二者中任一种的边沿处传输多个数据项时，该多个数据项的每一项被保持在该串行时钟脉冲的同类边沿的相邻两个边沿之间的该预定时间周期。携带该多个数据项的信号然后由时差装置延迟在该串行时钟脉冲的两个相邻边沿之间的该时间周期。该串行时钟脉冲的每两个相邻边沿是不同类的边沿，即，一上升沿和一下降沿。结果是，在该时差装置延迟该被接收的信号以后，虽然该数据接收装置在上述该串行时钟脉冲的同类边沿的每个边沿处接收数据，但该数据接收装置是在该数据项被保持的该预定时间周期的中间位置处从该接收的信号中接收每一数据项。
那就是，如果该I/O单元在该串行时钟脉冲的每个上升沿传输该多个数据项，该多个数据项的每一项被保持在该串行时钟脉冲的两个相邻上升沿之间的该预定时间周期。携带该多个数据项的信号然后由时差装置延迟在该串行时钟脉冲的两个相邻边沿之间的该时间周期。结果是，该多个数据项的每一项被保持在该串行时钟脉冲的两个相邻下降沿之间的该预定时间周期。该数据接收装置然后在该串行时钟脉冲的每个上升沿接收数据。由于上升沿是呈现在每两个相邻下降沿之间的中间位置，所以该数据接收装置是在该数据项能被保持的该预定时间周期的中间处从接收信号中接收每一数据项。
该通讯电路可以包括数据放置装置，用于在相应于该给定定时信号或另一个给定定时信号这二者中任一个的时间处放置一多个数据项到一传输信号中，从而，有可能去传输数据，另外，也可以接收数据。
进而，该通讯电路可以包括选择装置，用于选择是否使用时差装置，如果数据通讯是在包括有CPU的IC之间进行，那么，每个数据项从一IC被传输的时间和该同一数据项由另一IC所接收的时间彼此是不同的，从而它就必须使用这样的时差装置。
本发明的另一个目的是包括有如下单元的一种集成电路一中央处理单元，用于完成预定的处理；一通讯电路，用于在该中央处理单元和该集成电路的外围之间完成数据通讯；该通讯电路包括数据接收装置，用于在相应于一给定定时信号的一定时处从一被接收的信号中接收一多个数据项；和时差装置，用于在该数据接收装置相应于给定定时信号的该定时处从该被接收的信号中接收多个数据项的时刻提供一差时间。
在集成电路中由于提供该时差装置，所以在该集成电路和该I/O单元之间为完成在它们之间的数据通讯而不必再插入任何专门电路。
该通讯电路可以进一步包括选择装置，用于选择是否使用时差装置，和其它选择装置，用于选择该给定定时信号是从该集成电路的外围设备提供，还是由设在该集成电路内部的内部脉冲发生电路提供。从而，假如如上所述，数据是在两个类似的集成电路之间传输，那么，从一IC被传输每一数据项的时间和该同一数据项由另一IC接收的定时这二者是彼此不同的。
进而，在第一集成电路中它被选定该给定定时信号是由设在该集成电路内部的内部脉冲发生电路提供，和在第二集成电路中它被选定该给定定时信号是由其外围设备提供。相应地，该相同的给定定时信号被用在该两个集成电路中，其结果是该第一集成电路提供该给定信号到该第二集成电路。
本发明的其它目的和进一步的特性，当参照附图根据以下的详细描述将会变得更为明显。
图1是本发明第一实施例中的包括一通讯电路的一IC的局部电路图；图2A、2B和2D是图1所示该通讯电路的一数据传输操作的时间图；图2C是图1所示的通讯电路中的一寄位寄存器的状态；
图3A、3B、3C和3D是图1所示该通讯电路的一数据接收操作的时间图；图3E是图1所示的该通讯电路中的一移位寄存器6的状态；图4是两个IC之间的导线连接，其中每一个可以是本发明第一和第二实施例的其中任何一个的包括有该通讯电路的IC；图5是相关技术领域的I/O单元的电路图和该I/O单元和一IC之间的导线连接，其中IC是本发明第一和第二实施例中的任何一个并包括有该通讯电路的IC；图6是本发明第二实施例的包括有一通讯电路的一IC的局部电路图；图7A、7B、7C和7D是图6中所示该通讯电路的一数据接收操作的时间图；图7E是图6中所示该通讯电路中的一移位寄存器的状态；图8是本发明第三实施例的包括一通讯电路的一IC的局部电路图；图9是两个IC之间的导线连接，其中每一个都是本发明第三实施例中的包括该通讯电路的IC和图10是在相关技术领域中的I/O单元的电路图和该I/O单元和一IC之间的导线连接，其中IC是本发明第三实施例中的包括该通讯电路的IC。
参照图1、2、3、4和5，现在将描述本发明第一实施例中的一通讯电路，本发明第一实施例中的该通讯电路包括在其中有一CPU的IC100中，该CPU例如被用于在一图象形成设备例如熟知的一复印机中控制数据处理。该通讯电路包括一被连接于该CPU的一内部数据总线的并且是并行输入和串行输出类型的一移位寄存器4。一用于数据传输的数据装入信号LD和一串行时钟信号SCK1被输入到移位寄存器4。响应于由在该IC中的CPU的传输指令输出由一脉冲发生电路(图中未示出)产生该串行时钟信号SCK1。触发器5也包括在该通讯电路中，如图所示并且也被连接到该移位寄存器的Q端。该触发器5经由其Q端以串行数据的形式输出一串行传输信号。
进而，该通信电路包括一并行输入和串行输出型的移位寄存器6并且它被连接于如上所述的该CPU的内部数据总线1上。以串行数据形式的一串接信号RXD和一串行时钟信号SCK3被输入到该移位寄存器6。该串行时钟信号SCK3由包括在该通讯电路中的一数据选择器8被有选择地输出。一串行时钟信号SCK2和一反相时钟信号被输入到该数据选择器8。该反相时钟信号是通过一反相器I反相该信号SCK2来获得的。该数据选择器8从该串行时钟信号SCK2和该反相时钟信号中选中适当的一个，该信号从该数据选择器8被输出作为该串行时钟SCK3。
一置位寄存器9的一输出端被连接于数据选择器8的S端，该置位寄存器9被连接到上述数据总线1。一写信号WR也被输入到该置位寄存器9，该写信号WR是一控制信号。在写信号WR的控制下，出现在该内部数据总线1中的数据被写入该置位寄存器9。
参照图2A、2B、2C和2D，现在描述上述通讯电路的一数据传输操作。从IC100中的CPU1传输该数据到另一CPU或I/O单元，该IC100中的CPU提供数据D7、D6、D5、D4、D3、D2、D1和 (以下称作数据 )去被传输。如图2A和2B所示，在IC100的CPU中的一控制单元在该串行时钟信号SCK1产生之前提供上述数据装入信号LD到该移位寄存器4。其结果是数据装载信号LD被输入移位寄存器4，如图2C所示，该数据 由该CPU通过内部数据总线1装入该移位寄存器4。然后，这样被装入移位寄存器4的数据 的8数据位在该串行时钟信号SCK1的时钟脉冲的每个下降沿被移位。当8数据位被移位时，该数据 的最高有效位(MSB)经该移位寄存器4的Q端被依次输出。该触发器5在该时钟脉冲的下降沿经由D端捕获这样输出的数据位，和当如图2D所示，传输信号TXD时，经由Q端输出该数据位。
参照图3A、3B、3C、3D和3E现在描述其中从另一个CPU或I/O单元传输的数据由在IC100中的CPU所接收的该通讯电路的一数据接收操作。当一＂H＂电平信号(图3B左半部所示)经由S端输入给数据选择器8时，该数据选择器8经由Y端输出串行时钟信号SCK3(图3C左半部所示)，该串行时钟信号SCK3是经由A端输入的该串行时钟信号SCK2(图3A所示)。当一＂L＂电平信号(图3B右半部所示)经由S端输入到数据选择器8时，该数据选择器8经由Y端输出该时钟信号SCK3(图3C的右半部所示，该时钟信号SCK3是经由B端输入的串行时钟信号SCK2的反相信号。＂H＂电平信号或＂L＂电平信号是否提供给数据选择器8的S端是由置位寄存器9在写信号WR的控制下在置位寄存器中被写入数据的基础上确定的。
携带数据 (图3D所示)的串行接收信号RXD被依次输入给移位寄存器6和在其中随着该串行时钟信号SCK3的时钟脉冲的每个上升沿同步地被移位。这样，该串行时钟信号SCK3的8个连续时钟脉冲被输入到移位寄存器6的结果是，代表该接收数据 的8数据位被捕获并如图3E所示被存贮在该移位寄存器6中。这样，如图3A、3B、3C、3D和3E的左半部所示，当串行时钟信号SCK2被由数据选择器8选择时，该RXD信号的数据 在串行时钟信号SCK2的时钟脉冲的每个上升沿由移位寄存器6所接收。当串行时钟信号SCK2的反相时钟信号被由数据选择器8选择时，如图3A、3B、3C、3D和3E的右半部所示，该RXD信号的数据 在该串行时钟信号SCK2的时钟脉冲的每个下降沿由移位寄存器6接收。该串行时钟信号SCK2的时钟脉冲的一上升沿或一下降沿是否被用于输入给接收信号的数据是由某信号输入给数据选择器8的S端来确定的，该某信号是在写信号WR的控制下写入置位寄存器9的数据的基础上由该置位寄存器9提供的。
然后，在IC100中的CU输出数据读指令和，从而提供一数据读信号RD给移位寄存器6。结果是存贮在移位寄存器6中的8接收数据项 被CPU以并行数据形式通过内部数据总线读出。
进而，在图中没有示出的本发明第一实施例的通信电路中设置有用于通过一中断信号的装置。当表明8数据位的传输已经完成的中断信号送到CPU时，该CPU读接收数据并装载数据以便被依次传输。进而设置一标志寄存器，用于监视数据是否被传输。
在移位寄存器4中的数据装载被完成之后开始传输数据的操作。然而，利用在内部数据总线1和移位寄存器4之间设置另一个寄存器，以便该CPU通过内部数据总线1独立完成装载数据的操作和一实际的数据传输操作是可能的。即，甚至当数据通过内部数据总线1数据被装载到另一寄存器中时，原先装在该移位寄存器4中的数据也能被传输。
类似地，利用在移位寄存器6和内部数据总线之间设置另一寄存器，以便该CPU通过内部数据总线1独立完成一读数据操作和一实际的数据接收操作是可能的。也就是，甚至当数据已由该移位寄存器6接收时，原先接收和存贮在其它寄存器中的数据也能通过该内部数据总线1被读取。
参照图4，在两个IC的C1和C2之间传输数据的一种配置，其中每一个都与上述IC100相同并具有本发明第一实施例的通讯电路和CPU。当数据被在两个IC的C1和C2之间传输时，从IC C1被传输来的该串行传输信号TXD就是由ICC2接收的该中行接收信号RXD；相类似，来自IC C2的串行传输信号TXD就是由IC C1接收的串行接收信号RXD。IC C1的串行时钟信号SCK1是由IC C2接收的串行时钟信号SCK2；相类似，IC C2的串行时钟信号SCK1就是由IC C1接收的串行时钟信号SCK2。
在此情况下，IC的C1和C2的每一个中的CPU根据适当地给出写信号WR到置位寄存器9和这样在置位寄存器9中写入适当的数据；以此可确定数据选择器8经由A端选择SCK2。如图3A、3B、3C、3D和3E的左半部所示，这样，在C1和C2的第一个IC中由移位寄存器6在串行时钟信号SCK2的时钟脉冲的每个上升沿接收该接收数据RXD。如图2A、2B、2C和2D所示，在第二IC中在相同串行时钟信号的时钟脉冲的每个下降沿从触发器5被传输相同的数据。这样，在第一IC中，该移位寄存器6利用串行时钟信号的一个脉冲间隔接收数据的时间不同于在第二IC中该触发器5传输该相同数据的时间。
参考图5，现在将描述在IC C1和I/O单元200之间传输数据的情况，IC C1与上述本发明第一实施例的IC 100相同。如图所示，I/O单元200包括移位寄存器21、22和23，该移位寄存器21、22和23可以是由Texas Instruments Inc制造的SN74LS164、SN74LS374，和SN74LS165型。
该I/O单元200经由输入端口以并行数据形式从终端装置例如操作开关等接收输入数据。然后，移位寄存器23将并行数据形式的输入数据转换为串行数据形式的输入数据，该串行数据然后传输给ICC1中的CPU。在IC C1中的CPU以串行数据形式输出数据给在I/O单元200中的移位寄存器21。该移位寄存器21和22将串行数据形式的输出数据转化为并行数据形式的输出数据，然后经由输出端口送到终端装置，例如显示装置等。
在此情况下，如图所示，串行时钟信号SCK1也被用作为串行时钟信号SCK2。然后在IC C1中的CPU根据对置位寄存器9给出的写信号WR并从而在置位寄存器9中写入数据，以此来确定该数据选择器8选择经由其中B端输入的串行时钟信号SCK2的上述反相时钟信号。这样，如图3A、3B、3C、3D和3E的右半部所示，在IC C1中，在该串行时钟信号SCK2的时钟脉冲的每个下降沿由移位寄存器6接收该接收数据RXD，而在I/O单元200中，在该相同串行时钟信号的时钟脉冲的每个上升沿从移位寄存器23传输该相同数据。这样，移位寄存器6在IC C1获得数据的时间由于串联时钟信号的脉冲时间间隔而不同于移位寄存器在I/O单元200传送同样数据的时间。结果是，在IC C1和I/O单元200之间不使用任何专门电路能传输数据。
在上述IC100中，置位数据在写信号WR的控制下被写入置位寄存器9，是＂H＂电平信号或＂L＂电平信号被输出的确定取决于该CPU运行的软件程序，该软件程序及其变化这在通讯数据传输领域是熟知的。因而用户去选择两种运行模式中的一种是非常容易的。当IC100同I/O单元，例如上述图5所示I/O单元200进行数据通讯时第一种运行模式被选择。为便于选择第一种运行模式，用户仅需要改变该软件程序的一适当部分。结果是，该通讯电路被自动置成，使得该反相器工被用于响应该CPU对置位寄存器9写适当的置位数据。
如图4所示，当IC100同一类似IC进行数据通讯时，一第二运行模式被选择。为选择该第二运行模式，用户需要仅只改变该软件程序的一适当部分。其结果是，该通讯电路被自动置成，使得该反相器I不能用于响应该CPU对该置位寄存器9写适当置位数据。
参考图6，现在将描述本发明第二实施例的一通讯电路。第二实施例的该通讯电路被包括在一IC300中。在该通讯电路中设置一触发器11来代替图1所示的反相器。串行接收信号RXD和串行时钟信号SCK2被输入到触发器11。进而，数据选择器8的Y端被连接到移位寄存器6的D端，和时钟SCK2也被连接到移位寄存器6的时钟端。除了这些连接外，该第二实施例的通讯电路与图1第一实施例的通讯电路是相同的。
在第二实施例的该通讯电路中，代替从SCK2和该反相信号中选择一个的方式，采用该接收信号RXD由该移位寄存器6直接接收或者它首先由触发器11接收和随后由移位寄存器6接收。相应地，当触发器11呈现为＂L＂电平信号并提供给数据选择器8时，在图7C右半部所示的的该接收信号RXD被转换成图7D右半部所示的信号，那就是，携带8数据项 的每一个信号的开始时间延迟成与图7A所示的该串行时钟信号SCK2的时钟脉冲的随后的下降沿相同步。然后，该移位寄存器6在如图7E右半部所示的串行时钟信号SCK2的上升沿捕获如图7D右半部所示的信号数据。
现在将描述如图4所示的在两个IC的C1和C2之间传输数据。IC的C1和C2中的每一个都有如上述第二实施例的一CPU和该通讯电路。在此情况，IC的C1和C2中的每一个的CPU可以利用传输该写信号WR到置位寄存器9和这样在置位寄存器9中写数据；以此来确定该数据选择器8经由A端选择该接收信号RXD。这样，如图7A、7B、7C、7D和7E的左半部所示，在第一IC中该接收数据RXD由移位寄存器6在串行时钟信号SCK2的时钟脉冲的每个上升沿直接接收。如图2A、2B、2C和2D所示，在第二IC中，该相同数据在相同串行时钟信号的时钟脉冲的每个下降沿从触发器5被传输。这样，在第一IC中该移位寄存器6利用该串行时钟信号的一个脉冲间隔捕获数据的时间不同于，在第二IC中该触发器5传输该相同数据的时间。
现在将描述如图5所示的在IC C1和一I/O单元之间传输数据。该IC C1具有上述第二实施例的一CPU和该通讯电路。如图5所示，该串行时钟信号SCK1也被用作为串行时钟信号SCK2。在IC C1中的该CPU根据对置位寄存顺9给出写信号WR和这样在置位寄存器9中写数据，以此来确定该数据选择器8和该B端在触发器11的Q端选择该输出。
在I/O单元200中，该接收数据RXD在串行时钟信号的时钟脉冲的每个上升沿从该移位寄存器23被传输。这样，携带8数据项 的每一项的该信号的一时间周期的开始时间同串行时钟信号的时钟脉冲的上升沿相一致。然后，通过触发器11获得的该信号中，携带该8数据项 的每一项的该信号的时间周期的开始时间被延迟到如图7A右边一半中所示的串行时钟信号SCK2的时钟脉冲的随后的下降沿相同步。这样，利用触发器11的功能将图7C所示波形转换为图7D所示波形。
如图7A、7B、7C、7D和7E的右边一半所示，由这样获得的信号所携带的数据 在串行时钟信号的时钟脉冲的随后的上升沿由移位寄存器6所接收。这样，在I/O单元200中，移位寄存器23在串行时钟信号的时钟脉冲的一上升沿传输数据。然后，该数据传输时间通过触发器11被延迟到该串行时钟信号的时钟脉冲的随后的下降沿，该延迟时间是上升沿和随后下降沿之间的一个脉冲间隔。然后，在IC C1中，该移位寄存器6在串行时钟信号的时钟脉冲的随后的上升沿接收数据。
这样，该IC C1中的移位寄存器6利用上述随后的下降沿和随后的上升沿之间的该串行时钟信号的一个脉冲间隔捕获数据的时间不同于该时间，获得的这个时间是从在I/O单元200中的移位寄存器23传输该相同的数据的时间，通过触发器11而延迟的结果。其结果是，在IC C1和该I/O单元200之间不使用任何被插入的专门电路而传输该数据。
在上述IC 300中，确定哪一个置位数据被写入置位寄存器9取决于与该CPU运行相对应的软件程序，该软件程序及其改变在该通讯数据传输领域中是熟知的。因而用户去选择两个运行模式中的一个是非常容易的。当IC 300同I/O单元例如上述I/O单元200进行数据通讯时选择第一种运行模式。当选择第一种运行模式，用户只需要改变该软件程序的一适当部分。结果是，该通讯电路被自动设置成，该触发器11被用作为该CPU对置位寄存器9写适当置位数据的一个结果。
当IC 300同如图4所示相类似的IC进行数据通讯时选择第二种操作模式。为选择第二种操作模式，用户只需要改变该软件程序的一适当部分。如果是该通讯电路被自动设置成，该触发器11不被用于响应该CPU对置位寄存器9写适当置位数据。
参考图8，现在将描述本发明第三实施例的一通讯电路。在第三实施例的该通讯电路被包括在含有一CPU的一IC 400中。在第三实施例中，该CPU输出数据写指令，和在写信号WR2的控制下，适当的置位数据被写入一置位寄存器15中。由置位寄存器15输出的一信号经由一AND电路A被输入到数据选择器17的一S端。该数据选择器17选择分别经A和B端输入的两信号中的一个，和经由Y端输出该选定的信号。这样，该通讯电路使用一从外围输入的串行时钟信号SCK，或该通讯电路使用由内部脉冲发生电路提供的该串行时钟信号SCK1。在该通讯电路中，该被选定的时钟信号被用作为一串行时钟信号SCK4。
提供两个三态缓冲器T1和T2。当一＂H＂电平信号从该AND电路A被输入到该缓冲器时，缓冲器T1不通过任何信号和缓冲器T2通过一信号，这样，从外围提供的该串行时钟信号SCK通过缓冲器T2被通过并输入到数据选择器17的A端，然而，由内部脉冲发生电路提供的串行时钟信号SCK1没有被从IC 400输出。当＂L＂电平信号从AND电路A被输入到该缓冲器时，缓冲器T1通过一信号和T2没有通过任何信号，这样，由内部脉冲发生电路提供的串行时钟信号通过T2从IC 100被输出，和串行时钟信号SCK没有提供给数据选择器17。
在第三实施例的该通讯电路中，当根据通过内部总线1从该CPU来的一写信号WR1，写数据被写入置位寄存器9时，该＂H＂电平信号被输出并被选择一＂CPU内部通讯＂模式。这种模式用于在每个都有一CPU的IC之间传输数据。如果置位数据被写入置位寄存器15和这样＂H＂电平被从其中输出，则它被确定为，该串行时钟信号SCK被用作为串行时钟信号SCK4。事实上，从两个置位寄存器9和15输出的＂H＂电平信号的结果是，该AND电路输出该＂H＂电平信号到数据选择器17和三态缓冲器T1和T2。这样三态缓冲器T1和T2通过信号SCK到数据选择器17和不通过SCK1到IC400的外围。进而，数据选择器17从IC 400的外围选择输入给A端的时钟信号SCK。这样，时钟信号SCK被用作为时钟信号SCK4。
如果置位数据被写入置位寄存器15和＂L＂电平信号被从其中输出，那么它被确定该串行时钟信号SCK1被用作为串行时钟信号SCK4。在此情况，串行时钟信号SCK1也被提供到外围。事实上，从置位寄存器9输出＂H＂电平信号和从置位寄存器15输出＂L＂电平信号的结果是，该AND电路从而输出＂L＂电平信号到数据选择器17和三态缓冲器T1和T2。这样，三态缓冲器T1和T2不给数据选择器17通过信号SCK而通过信号SCK1给IC 400的外围。该数据选择器17从内部脉冲发生电路选择输入给B端的时钟信号SCK1，这样，由内部脉冲发生电路提供的时钟信号SCK1被用作时钟信号SCK4。
在本发明第三实施例的该通讯电路中，该时钟信号SCK4以并行的形式共用于进行数据传输和数据接收。
除上述操作外，本发明第三实施例的通讯电路与本发明第二实施例的通讯电路是相同的。
如果在每一个都与IC 400相同的如图9所示的两个IC的C1和C2之间进行数据传输，在IC的C1和C2中的每个CPU设置该通讯电路成为上述＂CPU内部通讯＂模式。
进而，该IC的第一IC C1的CPU可以在第一IC C1中设置该通讯电路去使用在该第一IC C1中的串行时钟信号SCK1作为串行时钟信号SCK4，并输出该相同的时钟信号SCK1给第二IC C2。在第二IC C2中的CPU可以在该第二IC C2的通讯电路中相应设置，不去使用由第二IC C2的内部脉冲发生电路提供的串行时钟信号SCK1而是也去使用由第一IC C1提供的串行时钟信号SCK1。除了这些操作外，第三实施例的通讯电路的操作与本发明第二实施例的操作相同。
现在将描述本发明第三实施例的通讯电路的如图10所示的情况，即在如IC400一样的一IC C1和如图5所示的I/O单元200一样的I/O单元200之间传输数据。
在此情况，该置位数据在写信号WR1的控制下被写入置位寄存器9，和，这样，＂L＂电平信号被从其中输出。结果是，如上所述从置位寄存器9输出的＂L＂电平信号也被输入给AND电路A。这样，与由另一个置位寄存器15输出的信号电平无关，该AND电路在S输出＂L＂电平信号给移位寄存器17。这样，该三态缓冲器T1和T2不对数据选择器17通过该信号SCK和给I/O单元200通过该信号SCK1。进而，该数据选择器17选择来自内部脉冲发生电路并输入到B端的时钟信号SCK1，这样，该时钟信号SCK1被用作为时钟信号SCK4。
进而，与本发明第二实施例的通讯电路的操作类似，该数据选择器8通过触发器11选择该接收信号RXD。这样，在从该移位寄存器23在该信号中传输一个数据项的该时间通过触发器11对于一个脉冲间隔所延迟的时间，和该移位寄存器6在相同信号中捕获该相同数据项的时间之间形成一个脉冲间隔的时差。结果是，不使插入在IC C1和I/O单元之间任何专门电路，而能确保传输数据。
本发明第三实施例的该通讯电路的其它操作与在第二实施例中那些相同。
在上述IC 400中，置位数据在写信号WR1的控制下被写入置位寄存器9，这样，它被确定是＂H＂电平信号还是＂L＂电平信号被从置位寄存器9输出，这取决于在该CPU运行的适当的软件程序，该软件程序及其变化在通讯数据传输技术领域是熟知的。进而，该置位数据在写信号WR2的控制下被写入置位寄存器15。这样，它被确定，是＂H＂电平信号还是＂L＂电平信号被从置位寄存器15输出，这取决于操作该CPU运行的软件程序，该软件程序及其变化在通讯数据传输技术领域是熟知的。
因而，用于从第一运行模式、第二运行模式和第三运行模式中选择一种运行模式是非常容易的。上述选择需要做的仅仅是改变该软件程序的一适当部分。该软件程序改变的结果是该CPU对置位寄存器9和15自动写适当置位数据。
当IC 400同I/O单元，例如I/O单元200进行数据通讯时，第一种运行模式被选择。上述软件程序由用户改变的结果是，如果第一种运行模式被选择，那么下面的选择操作被自动进行该通讯电路通过置位寄存器9被置位，因此触发器11被使用。进而，通过置位寄存器9和15，由内部发生电路产生的串行时钟信号SCK1在IC 400中被用作为串行时钟信号SCK4，和还是该相同的信号SCK1被提供IC 400的外围。
当IC 400同图9所示的类似的IC进行数据通讯时，还是由内部发生电路产生的串行时钟信号SCK1被用作为串行时钟信号SCK4，和该信号SCK1被提供IC 400的外围。作为由用户改变该软件程序的一种结果是，如果该第二种运行模式被选择，以下选择操作被自动进行该通讯电路通过置位寄存器9被置位，因而触发器11不被使用。这样，通过置位寄存器9和15，该串行时钟信号SCK1被用作串行时钟信号SCK4，和还是该相同的信号SCK1被提供IC400的外围。
当IC 400同如图9的所示的类似IC进行数据通讯时，该第三种运行模式被选择时，还是该由上述类惟IC提供的串行时钟信号SCK被用作为在IC 400中的串行时钟信号SCK4。作为用户改变该软件程序的一种结果，如果该第三种运行模式被选择，以下选择操作被自动进行通过置位寄存器9该通过电路被置位，因此，触发器11不被使用。进而，通过置位寄存器9和15，由该IC提供的串行时钟信号SCK被用作为IC 400的串行时钟信号SCK4。
这样，在本发明的上述实施例中，它就有可能使用一相对简单的电路结构以一串行数据形式在包括一CPU的IC和I/O单元之间进行数据传输。这样就能达到消除噪声污染的可靠数据传输。
进而，在第三实施例中，能够使一公用串行时钟信号并行的完成数据的传输和接收。这样，数据传输的效率得到改善。
本发明不局限于上述实施例，不脱离本发明的范围可以做出各种变型和改型。
权利要求
1.一种数据通讯电路，其特征在于在所述通讯电路中包括数据接收装置(6)，用于在对应于一给定定时信号的时间从一已被接收的信号中接收多个数据项；和时差装置(I；11)，用于在所述接收装置从所述接收信号接收所述多个数据项时提供一差时间。
2.根据权利要求1的该通讯电路，其特征在于所述被接收的信号传输所述多个数据项，其中所述多个数据项被依次传输和所述多个数据项的每一项被保持一预定时间周期；和所述时差装置(I；11)在所述预定时间周期内对一个周期进行延迟来提供所述差时间。
3.根据权利要求2的该通讯电路，其特征在于所述给定定时信号包括具有串行时钟脉冲的一时钟信号，所述预定时间周期是在所述串行时钟脉冲的两个相邻同类边沿之间的一时间；所述数据接收装置(6)，是在所述串行时钟脉冲的同类边沿处从所述被接收的信号中接收所述多个数据项的每一项；和所述时差装置(I)包括一反相器(I)，用于在一高电平和一低电平之间反相所述的时钟信号。
4.根据权利要求2的该通讯电路，其特征在于所述给定定时信号包括串行时钟脉冲提供的一时钟信号，所述预定时间周期是在所述串行时钟脉冲的两个相邻同类边沿之间的一时间；所述数据接收装置(6)是在所述串行时钟脉冲的同类边沿处从所述被接收的信号中接收所述多个数据项的每一项；和所述时差装置(11)包括信号延迟装置(11)用于对所述接收信号延迟一预定延迟时间。
5.根据权利要求4的该通讯电路，其特征在于，所述预定延迟时间包括在所述串行时钟脉冲的一类边沿和随后的不同类边沿之间的一时间周期。
6.根据权利要求1的该通讯电路，其特征在于，在所述通讯电路中进一步包括数据放置装置(4，5)，用于在对应于所述给定定时信号或另一给定定时信号中的一个的时间处放置所述多个数据项到一传输信号。
7.根据权利要求1的该通讯电路，其特征在于，所述通讯电路进一步包括选择装置(9，8)，用于选择是否使用该所述时差装置(I；11)。
8.包含有一中央处理单元并进行预定处理的一种集成电路；其特征在于所述集成电路进一步包括在所述中央处理单元和所述集成电路外围设备之间提供数据通讯的一通讯电路；所述通讯电路包括数据接收装置(6)，用于在对应于一给定定时信号的一时间处从一所接收的信号中接收多个数据项；和时差装置(I；11)，用于在所述数据接收装置从所述被接收的信号中接收所述数据项的时候提供一差时间。
9.根据权利要求8的该集成电路，其特征在于，所述通讯电路进一步包括选择装置(9，8)，用于选择是否使用所述时差装置(I；11)。
10.根据权利要求9的该集成电路，其特征在于，由所述选择装置(9，8)的一种选择是作为改变一软件程序的一种结果被自动完成的。
11.根据权利要求8的该集成电路，其特征在于，所述通讯电路进一步包括选择装置(T1，T2)，用于选择所述给定定时信号，该所述给定定时信号是由所述集成电路外围设备中的一个或由所述集成电路内的一内部脉冲发生电路提供的。
12.根据权利要求11的该集成电路，其特征在于，所述选择装置的一种选择是作为改一软件程序的一种结果被自动完成的。
全文摘要
一种包括中央处理单元和通讯电路的集成电路。该通讯电路包括一数据接收单元，对于在对应于一给定定时信号的一时间从一被接收的信号中接收多个数据项。该通讯电路还包括一时差单元，用于提供一时差时间。该通讯电路还包括一用于选择是否使用该时差单元的选择单元，和另一选择单元，用于选择该给定定时信号是从该集成电路外围设备提供还是由在该集成电路中的一内部脉冲发生电路提供。
文档编号G06F13/00GK1121604SQ9510711
公开日1996年5月1日 申请日期1995年6月5日 优先权日1994年6月6日
发明者石井君育 申请人:株式会社理光