专利名称：用于装满比特位的数据的可变长译码装置的制作方法
技术领域：
本发明是关于变长译码装置，特别是关于用于对经变长编码并被装满毕特位而传送的数据进行变长译码的变长译码装置。
通常，数字图象信号的编码分为信源编码和熵编码。信源编码是利用图象信号中的固有的重复值对图象数据加以压缩，采用DCT、频段分割编码、DPCM等的方法。
熵编码是将为信源编码所压缩的数据根据统计的发生频度进一步压缩，是变长编码的典型示例。
变长编码通常为行程编码和(变型的)霍夫曼编码，由行程编码所得的一对“行程”和“灰度级”作为一个符号，在霍夫曼代码表上分配产生频率高的符号的较短的代码字，而不是所有的符号情况均分配相对长的代码字从而使得整体的数据传送率降低。这样的编码方法现正被应用于美国ATV等那样的数字HD-TV方式和当前ISO/CCITT计划加以标准化的MPEG(Moving Pictur ExpertGroup，动画专家组)等之中。
数字HD-TV系统将采用DCT或DPCM的信源编码和变长编码相结合地使用，按数据量的膨大量将图面分成多个窗口进行处理。现根据
图1和图2对此例加以说明。
图1A表示图象数据编码系统，图2表示图象数据译码系统。
利用图1和图2的系统，因为能将图象分成四个窗口进行处理，所以可能降低对图象数据的处理速度。在图1的编码系统中，所输入的图象数据经通道划分器被划分成四个通道，分别由信源编码块2A-2D进行数据压缩。经信源编码块2A-2D压缩的图象数据由变长编码块3A-3D再次进行压缩。由变长编码块3A-3D输出的数据被加给多路器4，多路器4对所输入的数据作多路传送以形成经过编码的位流。
图2的译码系统将由图1系统所产生的位流译码成被编码前的图象数据。逆多路器5将输入位流分离为四个通道，变长译码器块6A-6D对流入的位流进行变长译码。信源译码块7A-7D对经过变长译码的数据加以译码，以产生与相应通道中的被编码前的图象数据基本相同的数据。多路器8将由信源译码块7A-7D输出的各个窗口的数据加以多路传送以产生被译码的图象数据。结果，由多路器8输出的数据就成为与被加到图1的通道分配器1的图象数据基本相同的数据。
图3表明将一帧图象划分成四个窗口的情况。
一个窗口由15 MMB(Mass of MacroBlock，宏块群)组成，一个MMB由四片组成，一片则由多个宏块组成。
在图1的系统使用图3中所示的数据结构情况下，该系统以MMB为单位对图象数据作多路传送。因而，信源编码块2A和变长编码块3A对第一窗口的MMB，即MMB1、MMB2、MMB5、···MMB57进行处理，多路器4将属于四个窗口的数据按MMB1、MMB2、MMB3、MMB4、MMB5···MMB60的顺序作多路传送。图2的系统通过由图1的系统作的多路化的逆过程将各窗口的图象数据加以分离，再将被分离的各窗口内的图象数据加以变长译码和信源译码。
这里，在图1的系统通过缓存器(图中未作出)以一定的传输率传送图象数据时，由信源编码及变长编码产生的数据量即成为不是恒定的，为解决这一问题将被作变长编码的数据块中加以填满毕特位(bit Stuffing)。这种毕特位填满就是针对数据块按照用于区分确定的毕特位内的图象信息和数据块的代码在未填满的毕特位上装满无意义的信息，例如连续的“0”。因此，在实际的变长译码块6A、6B、6C或6D中被加以作变长编码和填满毕特位的数据。变长译码块6A、6B、6C或6D包括有通常的FIFO存储器和变长译码器。变长译码器由FIFO存储器读出一定的毕特位的数据进行变长译码，根据完成变长译码得的毕特位数决定是否读出其后的一定毕特位的数据。因而，在由FIFO存储器读出作毕特位填满的比特时，变长译码器由于不对这些毕特位进行变长译码，因而难以读出其后面的一定比特位的数据，同样也就存在着对已被填满毕特的毕特位以后的比特位进行变长译码的困难。
不仅如此，在传输中的位流上发生差错的情况下，变长译码器对发生差错的比特位部分进行错误的变长译码，如果这种差错很大的话，由FIFO存储器错误地读出数据，就会出现对产生差错的部分以后的比特位全都错误地进行变长译码的问题。
而且，上述在将一画面分割为四个窗口的情况时，也会引起在对应各窗口的译码数据失去同步的问题。
因此，本发明的目的就是为解决上述这些问题，提出了采用帧起始符和MMB起始符来对由FIFO存储器读出经变长编码的数据进行控制，借助这种控制来对由FIFO存储器读出的数据进行变长译码的装置。
为达到上述目的这种变长译码装置，是将经过变长编码的数据以使得各数据表块成为一定的毕特位数那样加以比特填满，同时插入表明一帧的开始的帧起始符和用于属于同一帧内的多个MMB相互区分的MMB起始符，并对以这种位流形式传输的数据进行变长译码。为此，本装置包括有存储所传输的数据并依次输出被施加读出信号的各个先前存贮的毕特位中的一定的毕特数的数据的FIFO存储器；根据控制信号对输入数据作变长译码、在每当要使变长译码过程中应用的数据的比特数成为一定的比特数时产生数据请求信号、并在各一定的数据间隔上没有EOB数据时产生EOB差错信号的译码单元；根据开始信号和前述译码单元产生的数据请求信号产生读出信号并输出给前述FIFO存储器、将按照读出信号由前述FIFO存贮器所加给的数据以规定的比特数存放、在由所加给的数据检测到帧起始符及MMB起始符中的一个时即中断读出信号的产生、而在被加以初始化信号时则将所存放的数据每次以一定的比特数输出至前述译码单元的译码接口单元；以及产生每一帧间隔的开始信号和每一MMB间隔的初始化信号供给前述接口单元、在由前述译码单元加给EOB差错信号时即产生新的开始信号提供给前述译码接口单元、并产生用于控制可变长译码的信号提供给前述译码单元的定时控制单元。
下面根据有关附图对本发明以具体实施例作详细说明。
所列附图的简要介绍为图1为普通的图象信号编码系统的方框结构图；图2为普通的图象信号译码系统的方框结构图3为用于说明本发明的图象数据处理单位的示例的图形；图4为表示用于对被填满的位流进行译码本发明所提出的位流示例的图形；图5为表示按照本发明的所希望的实施例的变长译码装置的方框图；图6为说明图5装置的译码接口单元示例的详细结构的电路图。
附图中11—FIFO存储器12—译码接口单元13—译码单元14—定时控制单元15—数据锁存单元30—FSC/MSC检测单元50—序号输出单元60—检测信号产生单元图4A和图4B表明本发明一实施例中所采用的位流的结构。
图4A表示属于一帧内的位流结构。图4A的位流基本上是按照变长译码用的FIFO存储器能每次输出24毕特的情况来构成的。对于与这种毕特数“24”相左的情况下进行变长译码，能采用不脱离本发明范围的其他变型实施例，也是很显见的。
图4A的位流可以是相当于由图2的逆多路器5划分的各个窗口的位流的结构或相当于划分前的一帧的位流的结构。一帧的位流包含有帧起始符(FSC)、帧序号(FN)、缓冲状态信息和由填满的毕特形成的帧页面数据。
在本发明的一实施例中，FSC为32比特，FN为4毕特、BSI为20毕特而被填满的毕特为16毕特。被填满毕特的后部分设置15或60个MMB。一帧由60个MMB构成，如将一帧分割成四个窗口，各窗口将接收每一帧的15个MMB。各自的MMB具有由24毕特的MMB起始符(MSC)与8毕特的MMB序号(MN)构成的MMB页面数据和被填满的毕特，在MMB序号与被填满的毕特之间设置有四个量化级和十一个宏块页面信息及宏块数据。
图4B中所示一宏块的页面信息包含有，字段/帧信息、宏块的量化级、中间/内部信息、水平运动向量X-MV、垂直运动向量T-MB等。各数据块还包含DCT系数和表示数据块的结束的代码EOB。其中，FSC、帧序号、MSC及MMB序号(或MMB地址)均采用固定长的代码，但因其他代码其毕特数均随情况改变，在MMB数据不是24毕特的倍数时，就要为保持毕特恒定而增加不是毕特的数量的毕特“0”。
图5为说明按照本发明所希望的实施例的变长译码装置的方框图。
图5的装置是根据在作变长编码后被填满毕特的数据的基本数据格式对输入数据进行变长译码。
图5中，FIFO存储器11的存贮相当于联系到图4A和图4B所说明的一个窗口的位流，每当被加给读出信号READ时，就输出先前存储的毕特中的24毕特的数据至译码接口单元12。译码接口单元12由从FIFO存储器11读出的数据中检测帧起始符或MMB起始符，并将检测结果输出给定时控制单元14。译码接口单元12将从FIFO存储器11读出的数据传送给译码单元13。译码单元13对译码接口单元12所提供的数据进行变长译码，并产生数据请示信号RQST输出给译码接口单元12。译码单元13还按照对表明各数据块的结束的EOB信号的检测产生EOB差错信号送给定时控制单元14。定时控制单元14产生初始化信号INIT和开始信号START供给译码接口单元12，并产生变长译码中所必须的控制信号提供给译码单元。
具有上述结构的图5的装置的操作可作如下说明。
在图5装置的最初工作时，定时控制单元14为对一帧的数据开始进行处理，产生一开始信号START送给译码接口单元12。译码接口单元12响应开始信号START产生读出信号RFAD输出给FIFO存储器11。FIFO存储器11将相当于构成一帧的四个窗口中的一个窗口的数据以位流形式输入并存贮，每当被加给读出READ时即由先前存贮的数据部分中逐次输出24毕特数据给译码接口单元12。译码接口单元12将由FIFO存储器11读出的数据每次72毕特地加以锁存，并利用被锁存的数据检测帧起始符。如检测得帧起始符，译码接口单元12即将检测结果信号输出给定时控制单元14。在被加给检测结束信号时，定时控制信号14即产生的开始信号START。这一新的开始信号START被用于由FIFO存储器11读出译码接口单元12锁存的72毕特数据后面的数据。定时控制单元14产生为控制由FIFO存储器11提供给译码单元13的数据的译码的信号送往译码单元13。译码接口单元12按照定时控制单元发出的新的开始信号START由FIFO存储器11读出数据，利用读出的数据检测MMB起始符。由MMB起始符检测得的检测结果送给定时控制单元14。定时控制单元14根据检测结果信号产生初始化信号INIT。这样的初始化信号INIT在即将由FIFO存储器11读出MMB的各自的变长编码数据时刻前的瞬间由定时控制单元14产生。译码接口单元12如被施加以初始化信号INIT，接着就根据译码单元13所加给的数据请求信号RQST由FIFO存储器11读出数据。译码单元元13利用内装的译码表对译码接口单元12供给的数据进行变长译码，在要使译码中所利用的数据的毕特数成为一定的毕特数时即产生为提供新的数据的数据请示信号RQST。在按照数据请示信号RQST由FIFO存储器11得到的新的数据经过译码接口单元12被输入时，译码单元13即对输入的数据进行变长译码。在进行译码过程中输入的数据不能在内装的译码表中加以译码的情况时，译码单元13即将输入数据判定为被填满毕特的数据，产生数据请示的信号RQST继续进行。
更详细地说，在当变长译码中所采用的数据的毕特数与被填满的数据的毕特数之和或者被填满的数据的毕特数成为要使译码单元13产生数据请求信号RQST的毕特数时，译码单元13即产生数据请求信号RQST输出给译码接口单元12。本发明一实施例中为产生数据请求信号RQST的毕特数是一次由FIFO存储器读出的数据的毕特数24毕特。通过这一过程，图5的装置去除了被作变长编码的数据的后部分所增加的填满毕特。
另一方面，如果译码单元13产生为去除被填满的毕特的数据请求信号RQST，译码接口单元12响应数据请求信号RQST产生读出信号READ，利用由FIFO存储器11提供的数据检测MMB起始符。如检测得MMB起始符，译码接口单元12即中断读出信号READ的产生，并产生检测结果信号输出给定时控制单元14。定时控制单元14产生用于该次MMB的初始化信号INIT。产生这一初始化信号INIT的时刻根据最初检测得的帧起始符的检测时刻、紧接着的帧起始符的检测时刻、或紧接着的MMB的MMB起始符的检测时刻决定。在被定时控制单元14加以初始化信号INIT之后，译码接口单元12按照译码单元13所发出的数据请求信号RQST产生读出信号READ。接着，FIFO存储器11响应读出信号READ将存贮着的数据输出给译码接口单元12。译码接口单元12利用按读出信号READ由FIFO存储器11提供的数据检测MMB起始符。检测到MMB起始符时，译码接口单元12将检测结果信号输出至定时控制单元12，并在其自身继续保存所存贮的数据。译码接口单元12不再产生读出信号READ。因而，将属于被检测得的MMB起始符的MMB内的被作变长编码的数据加到译码单元13的操作即被中断。如果定时控制单元14产生新的初始化信号INIT，译码接口单元12则响应译码单元13发出的数据请求信号RQST由FIFO存储器11读出数据提供给译码单元13。此后通过上述过程对一帧内的15个MMB进行变长译码。
在根据为读出第十五个MMB中所填满的毕特的数据请求信号RQST而继续施加以由FIFO存储器11读出的数据时，译码接口单元12即利用被加给的数据检测帧起始符。另一方面，定时控制单元14根据先前检测得的帧起始符的检测时刻产生一帧间隔的新的开始信号START。此开始信号START产生于新帧的帧页面数据即将被加给译码接口单元12之前的瞬间。译码接口单元12根据开始信号START产生读出信号READ，FIFO存储器11则响应读出信号将所存储的数据输出给译码接口单元12。在由FIFO存储器11输出的数据中检测到帧起始符时，译码接口单元12不再产生另外的读出信号READ，因而得到FIFO存储器11所供给的原样的数据。在检测到帧起始符时，译码接口单元12即将该帧的第一MMB起始符加以锁存。因此，译码接口单元12即能在非初始操作情况下对每帧所产生的开始信号START检测帧起始符和MMB起始符。在被加以定时控制单元14发出的初始化信号INIT时，译码接口单元12则进行响应译码单元13的数据请求信号RQST将FIFO存储器11的数据提供给译码单元13的操作。
另一方面，在由图5的装置进行变长译码期间，译码单元13判断是否出现表示各数据数结束的EOB数据。在译码中得到EOB数据时，译码单元13即产生EOB差错信号送给定时控制单元14。而且译码单元13还产生读出发生差错的MMB的数据的数据请求信号RQST。在被加给EOB差错信号时，定时控制单元14在由译码接口单元(2加给检测结果信号前产生使译码单元13的操作中断的控制信号。
定时控制单元14产生新的开始信号START输出给译码接口单元12。译码单元13根据定时控制单元14的控制不对由译码接口单元12所输入的数据进行译码。从而译码接口单元12按照开始信号START继续读出FIFO存贮器11中所存贮的数据，并检测是否输入有帧起始符或MMB起始符。
此后，图5的装置再一次进行由译码接口单元12再行由FIFO存储器11读出数据、检测所读出数据中的帧起始符或MMB起始符的过程及按照检测符号产生初始化信号INIT的过程。因而，在当位流上发生差错时，依靠读出直至出现下一MMB数据时的剩余数据就能恢复失去的同步。此后的操作与前述那样的图5的装置正常进行译码的情况相同，省略对其作具体说明。
图6表明针对图5装置的译码接口单元13示例的详细结构。
图6装置中所使用的帧起始符为16进制数“00000100H”，MSC起始符则为16进制数“000001H”。对此图6装置的结构及操作可按如下进行说明。
译码接口单元12由数据锁存单元20、FSC/MSC检测器30、序号输出单元50、和控制信号产生单元60构成。在由定时控制单元14给FSC/MSC检测单元30和控制信号产生单元60上施加以高电平脉冲的开始信号START或初始化信号INIT时，FSC/MSC检测单元30的触发器36、37，通过“或非”非31在其复位端被加以低电平脉冲以作使其输出为“0”的清除处理。控制信号产生单元60的RS触发器61由复位信号/RST进行清零，而响应在S端上所加给的开始信号START通过输出端Q输出二进制值“1”。触发器65将通过“或”门由RS触发器61所加给的二进制“1”加以锁存。触发器65中所锁存的二进制信号被输出给FIFO存储器11和触发器66。触发器65所输出的二进制值“1”被用作为FIFO存储器11的读出信号READ。接着，触发器66的输出被用作控制多路器21、23、25、34、35的选择信号SEL。在数据锁存单元20中触发器22、24、26按照控制信号产生单元60发出的读出信号将FIFO存储器11输出的数据每次以一定的毕特加以依次锁存。触发器26中锁存的数据被输出至译码单元13。多路器21被加以FIFO存储器11的输出数据和触发器22的输出数据，由控制信号产生单元60所输出的选择信号二进制值加以选择输出给触发器22。多路器23被加以触发器22的输出数据和触发器24的输出数据，按照选择信号的二进制值输出给触发器24。同样地，多路器25被加以触发器24的输出数据和触发器26的输出数据，由选择信号的二进制值加以选择输出给译码单元13。
另一方面，FMS/MSC检测器30的比较器32将触发器22的输出数据与MMB起始符“000001H”相比较。比较器32根据比较结果输出第一信号，此第一信号在相比较的数据相同时为二进制值“1”，而在不同时为二进制值“0”。多路器34按照控制信号产生单元60发出的选择信号选择比较器32的输出数据和触发器36的输出的输出数据输出给触发器36。比较器33将被加给多路器21的数据与帧起始符的一部分“00H”相比较。触发器36的输出数据被输出给触发器38和控制信号产生单元60的“或”门62。比较器33根据比较结果输出第二信号，此第二信号在比较数据相同时具有二进制值“1”，不同时具有二进制值“0”。多路器35按照选择信号选择比较器33的输出数据和触发器37的输出数据将之输出给触发器37。触发器37的输出数据被送至“与”门39、40的输入端。“与”门39对触发器36、37的输出数据作“与”(逻辑积)运算，将所得结果提供给序号输出单元50。“与”门40对触发器36输出数据的反相数据和触发器37的输出数据作“与”(逻辑积)运算，并将所得结果提供给序号输出单元50。
另一方面，控制信号产生单元60的RS触发器61，在按照帧起始符或MMS起始符的检测触发器36输出其值为二进制“1”的第一信号时，即与之相应地通过输出端Q输出二进制信号“O”。“与”门63对译码单元13发出的数据请求信号RQST和触发器38的输出数据的反相数据作“与”(逻辑积)运算，加以输出。“或”门64对RS触发器61的输出数据和“与”门63的输出数据作“或”(逻辑和)运算，加以输出。触发器65对“或”门64的输出加以锁存。触发器65的输出数据被用作被加给FIFO存储器11的读出信号READ。触发器66将触发器65的输出数据进行锁存。触发器66的输出数据被用作多路器21、23、25、34、35的选择信号SEL。
序号输出单元50设置有为锁存触发器24所施加的数据的触发器55、56。多路器53按照由触发器51所锁存的“与”门39的输出数据选择触发器55的数据与触发器24的输出数据中相同的一个，输出给触发器55。而且，多路器54按照触发器55锁存的“与”门40的输出数据选择触发器56输出的数据与触发器24的输出数据中相同的一个，输出给触发器56。这样，按照多路器53、54的数据选择，触发器55锁存帧序号55，触发器56锁存MMB序号。
在前述图6的装置的情况下，因为对相应技术领域的普通技术人员来说是显见的事实，由起始信号和初始化信号的发生开始的详细操作的说明被省略掉。而且，相应地这样根据图5装置的操作亦能清楚地理解图6装置的操作。
如以上所述那样，本发明的对被填满毕特的数据进行变长译码的装置，因为根据检测帧起始符和MMB起始符使得被提供到译码单元的数据同步，即使在位流上填满比特中产生差错的情况下，亦能在产生差错的MMB的下一MMB开始进行正确的译码。不仅如此，在将图象帧分割成多个窗口再进行处理的情况下，即使被填满毕特的数据量在各窗口不同的情况下，亦能正确地获得窗口间的同步。
权利要求
1.一种对经变长编码的数据使之每一数据块成为一定毕特数那样被填满毕特、并插入有表示一帧开始的帧起始符和属于一帧内的多个MMB相互区分用的MMB起始符的以位流形式传输的数据进行变长译码的装置，其特征在于包括有存贮被传送的数据每当被加以读出信号时即由先前存贮的毕特中依次输出一定毕特数的数据的FIFO存储器；根据控制信号对输入数据作变长译码、在每次用于变长译码中的数据的毕特数成为一定的毕特数时即产生数据请求信号、而在每一定数据间隔不存在EOB数据时产生EOB差错信号的译码单元；按照开始信号和所述译码单元发出的数据请求信号产生读出信号输出给所述FIFO存储器、以规定的毕特数存放根据读出信号由所述FIFO存储器所加给的数据、在由被加给的数据检测得帧起始符和MMB起始符中之一时即中断读出信号的产生、而在被加给初始化信号时则将存放的数据每次以一定的毕特数输出给所述译码单元的译码接口单元；和产生每一帧间隔的开始信号和每一MMB间隔的初始化信号供给所述译码接口单元、在被加以所述译码单元发出的EOB差错信号时即产生新的开始信号送给所述译码接口单元、产生控制变长译码的信号提供给所述译码单元的定时控制单元。
2.权利要求1中所述变长译码装置，其特征在于所述译码接口单元包括有根据输入端与所述FIFO存储器的数据输出端相连接、此数据输出端连接到所述译码单元、按照选择信号对每一读出信号每次以一定毕特由所述FIFO存储器所输出的数据中每次以一定毕特数的至少二倍的数据按输入次序加以锁存的数据锁存单元；被加以所述数据锁存单元锁存的数据和所述FIFO存储器输出的数据、检测帧起始符和MMB起始符中之一按照检测结果锁存与其值相反的第1二进制信号、在被加以所述定时控制单元发出的开始信号和初始化信号中之一时将被锁存的第1二进制信号清除的检测器；根据所述定时控制单元发出的开始信号和所述译码单元发出的数据请求信号及所述检测器发出的第1二进制信号，产生具有使得由所述FIFO存储器读出数据的第1二进制值和不由该存储器读出数据的第2二进制值中之一值的读出信号，以及具有为重新锁存所述FIFO存储器所提供的数据的第3二进制值和为原样保持已经锁存着的数据的第4二进制值中之一值的选择信号的控制信号产生单元。
3.权利要求2中所述变长译码装置，其特征在于所述数据锁存单元包括有对按读出信号由所述FIFO存储器输出的数据每次以一定的毕特依次锁存、为将被锁存的数据输出至所述译码单元的第一和第二锁存器；被加以所述FIFO存储器的输出数据和所述第一锁存器的输出数据、按位选择信号的二进制值输出给第一锁存器的第一多路器；和被加以所述第一锁存器的输出数据和所述第二锁存器的输出数据、按照选择信号的二进制值输出给第二锁存器的第二多路器。
4.权利要求2中所述变长译码装置，其特征在于所述检测器包括有分别按照所述定时控制单元发出的开始信号和初始化信号其输出值被清零的第三和第四锁存器；对所述第一锁存器的输出数据和已被设定的MMB起始符进行比较、根据其比较结果在数据相同时输出具有二进制值“1”、不相同时输出具有二进制值“0”的二进制信号的第一比较器；对被加到所述第一多路器的数据和已设定的帧起始符的一部分进行比较、按照比较结果在数据相同时输出具有二进制值“1”、不相同时输出具有二进制值“0”的第二二进制信号的第二比较器；被加以第三锁存器的输出数据和第一比较器的输出数据、按照选择信号进行选择输出给第三锁存器的第三多路器；被加以第四锁存器的输出数据和第二比较器的输出数据、按照选择信号进行选择输出给第四锁存器的第四多路器；和为锁存第三锁存器的输出数据的第五锁存器。
5.权利要求4中所述变长译码装置，其特征在于所述控制信号产生单元包括有S端被加以所述定时控制单元发出的开始信号、R端被加以所述第三锁存器的第1二进制信号、Q端输出数据的RS触发器；对所述译码单元发出的数据请求信号和所述第五锁存器的输出数据的反相数据作“与”(逻辑积)运算并输出的“与”门；对所述RS触发器的输出数据和所述“与”门的输出数据作“或”(逻辑和)运算并输出的“或”门；锁存所述“或”门的输出、在被加给所述FIFO存储器的读出信号时输出的第六锁存器；和锁存所述第六锁存器的输出数据、在所述选择选择信号时输出的第七锁存器。
6.权利要求1中所述变长译码装置，其特征在于所述译码接口单元在检测得帧起始符时产生检测结果信号输出给所述定时控制单元；所述定时控制单元将用于变长译码装置的最初操作的开始信号输出给所述译码接口单元；根据用于最初的操作的开始信号在被加以译码接口单元发出的检测结果时根据所加给的检测结果信号产生用于由所述FIFO存储器读出输入MMB起始符时的数据的新开始信号并输出给所述译码接口单元。
全文摘要
本发明的对被填满比特位的位流进行译码的装置中，FIFO存储器存贮被传输的数据。译码单元根据控制信号对输入信号作变长译码。译码接口单元响应开始信号和前述译码单元发出的数据请求信号产生读出信号输出给前述FIFO存储器，将前述FIFO存储器根据读出信号所加给的数据以规定的毕特数量存放。定时控制单元产生每一帧间隔的开始信号和每一MMB间隔的初始化信号提供给前述译码接口单元，将控制变长译码的信号提供给前述译码单元。
文档编号G06T9/00GK1119377SQ9510713
公开日1996年3月27日 申请日期1995年5月31日 优先权日1994年5月31日
发明者文宪熙 申请人:三星电子株式会社