专利名称：游戏机可定义节目组合式的可重写游戏卡的制作方法
技术领域：
本发明属于电子游戏卡制造领域。
本发明的背景技术是目前没有一种游戏机大容量卡可任意定义节目组合方式的一组通用电路，每设计一类不同容量的节目组合的游戏卡，就需要重新设计一次电路。
本发明的设计目的是设计一种只需按照合卡要求定义逻辑组，便可用于不同情况游戏卡的组合，并具有游戏卡直接插在专用的写入设备上便可写入节目的可重写功能的游戏机大容量可定义节目组合方式的可重写游戏卡。本发明对以后大容量游戏卡制造的游戏卡制造业及由软件公司推出的节省用户介质(游戏卡)投资的可重写游戏卡具有现实意义。
本发明的设计方案见附图，本发明由一组存储器组Y1(容量为32Mb、16Mb、64Mb或更大容的EPROM或MAST ROM或闪速存储器组)，一个静态存储器组IC3，一组GAL或TTL构成的可定义逻辑组Y2和一些门电路构成。
由游戏卡插脚J引出编程电压至可重写存储器组Y1和采用GAL构成的可定义逻辑组Y2，用于对可重写存储器组Y1和采用GAL构成的可定义逻辑组Y2编程时使用。J引出低位地址线A0-An-1至可重写存储器组Y1和静态存储器组IC3，J引出数据线D0-D15(7，31)，(7，31分别代表需要8位游戏卡存储器或32位游戏卡存储器的游戏机)至可重写存储器组Y1和静态存储器IC368128，J引出复位信号接至可定义逻辑组Y2CLK端，Y2经CLK驱动循环产生用于驱动合卡内容转换的Q0-Qm和Q0′-Qm′和QA、QB、QC。
QA、QB和QC用于静态存储器组IC368128，当所选节目有记忆功能时，QC为低，可以使能静态存储器组IC3，否则为高，静态存储器组IC3无法使能，QA、QB输出为静态存储器组IC3高位地址，用于区分合卡上不同记忆节目在静态存储器地址，用两根高位地址线一个合卡上最多可放4个记忆节目，如果需要能存储更多记忆节目，可增加Y3输出用于静态存储器组IC3高位地址，如只需存储一个记忆节目，可简化省去Y3的QA、QB输出，并可减少静态存储器IC3的容量。
J引出OE直接引至IC368128和可重写存储器组。J引出WE直接引至可重写存储器组Y1和静态存储器IC368128WE，J引出At接至译码器IC274HC139，J引出CE接至IC274HC139使能端E，当掉电后，电池B1通过R4向IC2和IC3供电，At(根据游戏软件确定的掉电记忆存储器空间不同而定，如世嘉五代游戏机一般为A20)为低电平，经IC2∶A，IC3CS1为高，使IC3上的数据能得以保护。
J引出An、An＋1、……、An＋m与Y2输出的信号经门电路IC4、IC1运算后作为可重写存储器组的高位地址A’n、A′n＋1、……、A′n＋m。与门电路IC4、IC1运算的目的是先屏蔽掉高位无效地址，再根据该游戏分配的地址产生用于驱动存储器的高位地址，可先经过与门屏蔽，再经过或门确定地址；亦可先经过或门屏蔽，再经过与门确定地址。(图中只画了前一种情况)。
关于上面N的确定，一般为该游戏卡需要存储最小节目最大有效地址加1，如果某种游戏卡需要存储最小的游戏节目为256K×16位，则N为18(即A0-A17A便可表示256K的地址，即该节目最大有效地址为A17，17＋1＝18，N为18)。
关于上面M的确定，An＋m为该卡最大容量所需的地址线，如所制作的卡为2048K×16位，用A0-A20便可表示2048K的地址，则n＋m＝20。另外，2为该卡每次最多可存储的节目数(即几合一)。
对于目前大多数游戏机的软件，因为其高位无效地址均为0或1，可以省去地址线An、An＋1、……、An＋m与Y2输出的Q0-Qm信号进行屏蔽这一步。
Y2依据CLK输入(如接至游戏机复位信号)的节目转换脉冲，根据用户根据合卡结构所需定义的逻辑，循环产生用于与An、An＋1、……、An＋m运算所需的信号Q0-Qm、Q0′-Qm′和静态存储器组需的高位地址QA，QB和使能信号QC，有关Q0-Qm，Q0′-Qm′和QA、QB、QC的含意如下所需要的游戏卡为几合一，便可设定几组Q0-Qm，Q0′-Qm′和QA、QB、QC，通过CLK触发脉冲触发依次循环。
按附图用与运算屏蔽高位无效地址的Q0-Qm，当游戏节目为2的n＋m＋1次方容量时，即A0-An＋m均有效，此时Qm至Q0均为1，当游戏节目为2的n＋m次方容量时，即A0至An＋m中的A0至An＋m-1有效，而An＋m无效，此时Qm至Q0应为01……1，当游戏节目为2的n＋m－1次方容量时，即A0至An＋m中A0至An＋m－2有效，而An＋m、An＋m－1无效，此时Qm至Q0应为001……1，依此类推，直至游戏为2的n次方容量时，即An至An＋m均无效，此时Qm至Q0应为0……00。(如先采用或运算屏蔽掉高位地址时，Q0-Qm为上面的反)目前大多数游戏机的游戏程序，可以省去屏蔽这一步。
按附图用或运算产生用于驱动存储器组的高位地址时的Q0′-Qm′，当游戏节目为2的n＋m＋1次方容量时，即A0－An＋m均应有效，此时Qm′至Q0′均为0，当游戏戏目为2的n＋m次方容量时，即A0至An＋m中的A0至An＋m－1有效，而An＋m应根据该节目在Y1中实际所存储的地址(即An＋m为1或0)来定，此时Qm′至Q0′应为X0……0，当游戏节目为2的n＋m－1容量时，即A0至An＋m中A0至An＋m－2有效，而An＋m、An＋m－1应根据该节目实际所存储的地址(即An＋m、An＋m－1为00、01、1O、11)来定，此时Qn＋m′至Q0′应为XXO……0，依此类推，直至游戏为2的n次方容量时，即An至An＋m均无效，An＋m、An＋m－1、……、An应据该节目实际所存储的地址(即An＋m、An＋m－1、……、An为0……00、0……01、0……10、……、1……11)来定，此时Qm′至Q0′应为X……XX，对应着相应节目的容量和高位存储地址。(前面的X表示可为1或0)。
QA-QB为带记忆功能游戏节目，所分配的静态存储器的高位地址。
QC为有记忆功能游戏节目的使能信号，当节目具有记忆功能时QC为0，否则为1。
当Y2上输入端R为低时，产生复位信号，Q0-Qm输出均为1(与门屏蔽时)或0(或门屏蔽时)，Q0′-Qm′输出均为0(IC4为或门时)或1(IC4为与门时)，通过插脚上A0至An＋m可对可重写存储器组Y1进行全程寻址，用于节目写入时使用。
Y2由利用现有技术，使用GAL电路通过编程设备可实现。如果Y2需要的输出不是很多时，也可由TTL电路加开关构成。
当本游戏卡使用时VCC通过D1、R4还可以向B1充电。
一种用于游戏机大容量游戏卡可定义节目组合方式组合方法，①循环数据产生电路Y2循环产生的数据先根据对应节目的容量经与门屏蔽掉来自游戏机的高位无效地址，再根据该游戏在具有掉电保护的可重写存储器组Y1中分配的地址经或门产生用于驱动存储器组的高位地址；②循环数据产生电路Y2循环产生的数据先根据对应节目的容量经或门屏蔽掉来自游戏机的高位无效地址，再根据该游戏在具有掉电保护的可重写存储器组Y1中分配的地址经与门产生用于驱动存储器的高位地址。③循环数据产生电路Y2由GAL或TTL构成可定义逻辑组。④由依据CLK输入的节目转换脉冲，根据用户根据合卡结构所需定义的逻辑，循环产生用于与或或运算高位地址所需的特定信号Q0--Qm，Q0’--Qm’及静态存储器组所需的高位地址QA，QB，QC。所需要的游戏卡为几合一，便设定几组Q0--Qm，Q0’--Qm’和QB、QC、QA，并通过CLK触发脉冲触发依次循环。⑤用与运算屏蔽高位无效地址时的Q0--Qm，当游戏节目为2的n＋m＋1次方容量时，即A0－An＋m均应有效，此时Qm至Q0均为1，当游戏节目为2的n＋m次方容量时，即A0至An＋m中的A0至An＋m－1有效，而An＋m无效，此时Qm至Q0应为01……1，当游戏机节目为2的n＋m－1次方容量时，即A0至An＋m中A0至An＋m－2有效，而An＋m、An＋m－1无效，此时Qm至Q0应为001……1，直至游戏为2的n次方容量时，即An至An＋m均无效，此时Qm至Q0应为0……00；(如先采用或运算屏蔽掉高位无效地址时，Q0-Qm为上面的反)目前大多数游戏机的游戏程序，可以省去屏蔽这一步；②用或运算产生用于驱动存储器组的高位地址时的Q0′-Qm′，当游戏节目为2的n＋m＋1次方容量时，即A0－An＋m均有效，此时Qm′至Q0′均为0，当游戏节目为2的n＋m次方容量时，即A0至An＋m中的A0至An＋m－1有效，而An＋m应根据该节目在存储器组Y2中实际所存储的地址(即An＋m为1或0)来定，此时Qm′至Q0′应为X0……0，当游戏节目为2的n＋m－1容量时，即A0至An＋m中A0至An＋m－2有效，而An＋m、An＋m－1应根据该节目实际所存储的地址(即An＋m、An＋m－1为00、01、10、11)来定，此时Qm′至Q0′应为XX0……0，依此类推，直至游戏为2的N次方容量时，即An至An＋m均无效，而An＋m、An＋m－1、……、An应根据该节目实际所存储的地址(即An＋m、An＋m－1、……An为0……00、0……01、0……10、……、1……11)来定，此时Qm′至Q0′应为X……XX，对应着相应的节目在存储器组Y2中的高位地址(前面的X表示可为1或0)；③QC为有记忆功能游戏节目使能信号，当节目具有记忆功能时，QC为0，否则为1；④当Y2上输入端R为低时，产生复位信号，Q0-Qm输出均为1(与门屏蔽时)或0(或门屏蔽时)，Q0′-Qm′输出均为0(IC4为或门时)或1(IC4为与门时)。
本发明的优点是只需按照合卡要求定义逻辑组，便可用于不同情况游戏卡的组合，并且具有游戏卡直接插在专用的写入设备上便可写入节目的可重性功能。因此对以后大容量游戏卡制造的游戏卡制造业及由软件公司推出的节省用户介质(游戏卡)投资的可重写游戏卡具有现实的意义。
图1是本发明实施例的第一种电路示意图。
图2是本发明实施例的第二种电路示意图。
实施例1(图1)一种用于游戏机大容量可定义节目的组合方法，循环数据产生电路Y2循环产生的数据先根据对应节目的容量经与门屏蔽掉来自游戏机的高位无效地址，再根据该游戏在具有掉电保护的可重写存储器Y1中分配的地址经或门产生用于驱动存储器组的高位地址。由具有掉电保护的可重写存储器组Y1、静态存储器组IC3、可定义逻辑组Y2、译码器IC2、门电路IC4、IC1及电阻、二极管构成，由游戏卡插脚板J引出的编程电压至可重写存储器组Y1的VPP端和可定义逻辑组Y2的VPP端，J引出的数据线D0--D15(7，31)至可重写存储器组Y1的D0--D15(7，31)端和静态存储器IC3的D0-D7端，J引出的A0-An-1引至可重写存储器组Y1的A0-An-1端，J引出的复位信号至可定义逻辑组Y2CLK端，Y2经CLK驱动循环产生用于驱动合卡内容转换的Q0-Qm和Q0′-Qm′及QA、QB、QC，J引出OE直接引至静态存储器IC3的OE端和可重写存储器Y1的OE端，J引出WE直接引至可重写存储器组Y1的WE端和静态存储器IC3的WE端，J引出At接至译码器IC2的A端，J引出CE接至译码器IC2的E端和可重写存储器组Y1的CE端，J引出An、An＋1、……、An＋m与可定义逻辑组Y2输出的信号经门电路IC1、IC4运算后作为可重写存储器组Y1的高位地址A′n、A′n＋1、…、A′n＋m，VCC经开关S1接电阻R1的一端及可定义逻辑组Y2的R端、经二极管D1接译码器IC2、静态存储器IC3的VCC端及电阻R4的一端，R4的另一端接电池B1的一端，B1的另一端接地，R1的另一端接地，译码器IC2的B端接可定义逻辑组Y2的QC端，可定义逻辑组Y2的QA、QB端接静态存储器IC3的A15、A16端。可重写存储器组Y1的容量为32Mb或16Mb或64Mb或更大容量的EPROM或闪速存储器组。
实施例2(图1)在实例1的基础上，循环数据产生电路Y2循环产生的数据先根据对应节目的容量经或门屏蔽掉来自游戏机的高位无效地址，再根据该游戏再由具有掉电保护的可重写存储器Y1分配的地址经与门产生用于驱动存储器的高位地址。
实例3在实例1的基础上，可重写存储器组Y1的容量为32Mb。可定义逻辑组Y2由GAL构成。
实施例4在实例2的基础上，可重写存储器组Y1的容量为32Mb。可定义逻辑组Y2由GAL或TTL构成。
实施例5在实例1的基础上，可重写存储器组Y1的容量为16Mb。可定义逻辑组Y2由TTL构成。
实施例6在实例1的基础上，可重写存储器组Y1的容量为64Mb。可定义逻辑组Y2由GAL或TTL构成。
实施例7在实例1的基础上，可重写存储器组Y1的容量为更大容量的EPROM或闪速存储器组。可定义逻辑组T2由由GAL或TTL构成。
实施例8在实例2的基础上，可重写存储器组Y1的容量为16Mb。可定义逻辑组Y2由TTL构成。
实施例9在实例2的基础上，可重写存储器组Y1的容量为64Mb。可定义逻辑组Y2由GAL或TTL构成。
实施例10在实例2的基础上，可重写存储器组Y1的容量为更大容量的EPROM或闪速存储器组。
实施例11(图2)一种用于游戏机大容量可定义节目的组合方法，循环数据产生电路Y2循环产生的数据先根据对应节目的容量经与门屏蔽掉来自游戏机的高位无效地址，再根据该游戏再由具有掉电保护的可重写存储器Y1分配的地址经或门产生用于驱动存储器组的高位地址。一种用于游戏机大容量可定义节目的组合可重写游戏卡，其特征是由可重写存储器Y1、可定义逻辑组Y2、门电路IC1、IC4及电阻R1构成，由游戏卡插脚板J引出的偏程电压至可重写存储器组Y1的VPP端和可定义逻辑组Y2的VPP端，J引出的数据线D0--D15(7，31)至可重写存储器Y1的D0-D15(7，31)端，J引出的复位信号至可定义逻辑组Y2，Y2经CLK驱动循环产生用于驱动合卡内容转换的Q0-Qm和Q0’-Qm’及QA、QB、QC，J引出A0-An-1至重写存储器组Y1的A0-An-1端，J引出的OE至可重写存储器Y1的OE端，J引出的WE直接引至可重写存储器组Y1的WE端，J引出的CE端接至可重写存储器Y1的CE端，J引出的An、An＋1、……、An＋m与可定义逻辑组Y2输出的信号经门电路IC1、IC4运算后作为可重写存储器组Y1的多位地址A’n、A’n＋1、…A’n＋m，VCC经开关S1接电阻R1的一端及可定义逻辑组Y2的R端，R1的另一端接地。可重写存储器组Y1的容量为32Mb或16Mb或64Mb或更大容量的EPROM或闪速存储器组，可定义逻辑组Y2由GAL或TTL构成。
实施例12在实施例11的基础上，循环数据产生电路Y2循环产生的数据先根据对应节目的容量经或门屏蔽掉来自游戏机的高位无效地址，再根据该游戏再由具有掉电保护的可重写存储器Y1分配的地址经与门产生用于驱动存储器的高位地址。
实施例11和实施例12选择不同容量的可重写存储器Y1和不同的可定义逻辑组Y2可组成若干个实施例。
权利要求1.一种用于游戏机可定义节目的组合方式的可重写游戏卡，其特征是由具有掉电保护的可重写存储器组Y1、静态存储器组IC3、可定义逻辑组Y2、译码器IC2、门电路IC4、IC1及电阻、二极管构成，由游戏卡插脚板J引出的编程电压至可重写存储器组Y1的VPP端和可定义逻辑组Y2的VPP端，J引出的数据线D0--D15(7，31)至可重写存储器组Y1的D0--D15(7，31)端和静态存储器IC3的D0-D7端，J引出的A0-An-1引至可重写存储器组Y1的A0-An-1端，J引出的复位信号至可定义逻辑组Y2CLK端，Y2经CLK驱动循环产生用于驱动合卡内容转换的Q0-Qm和Q0′-Qm′及QA、QB、QC，J引出的OE直接引至静态存储器IC3的的OE端和可重写存储器Y1的O的E端，J引出的WE直接引至可重写存储器组Y1的WE端和静态存储器IC3的WE端，J引出At接至译码器IC2的A端，J引出CE接至译码器IC2的E端和可重写存储器组Y1的CE端，J引出An、An＋1、……、An＋m与可定义逻辑组Y2输出的信号经门电路IC1、IC4运算后作为可重写存储器组Y1的高位地址A′n、A′n＋1、…、A′n＋m，VCC经开关S1接电阻R1的一端及可定义逻辑组Y2的R端、经二极管D1接译码器IC2、静态存储器IC3的VCC端及电阻R4的一端，R4的另一端接电池B1的一端，B1的另一端接地，R1的另一端接地，译码器IC2的B端接可定义逻辑组Y2的QC端，可定义逻辑组Y2的QA、QB端接静态存储器IC3的A15、A16端，可重写存储器组Y1的容量为32Mb或16Mb或64Mb或更大容量的EPROM或闪速存储器组，可定义逻辑组Y2由GAL或TTL构成；由可重写存储器Y1、可定义逻辑组Y2、门电路IC1、IC4及电阻R1构成，由游戏卡插脚板J引出的偏程电压至可重写存储器组Y1的VPP端和可定义逻辑组Y2的VPP端，J引出的数据线D0--D15(7，31)至可重写存储器Y1的D0-D15(7，31)端，J引出的复位信号至可定义逻辑组Y2CLK端，Y2经CLK驱动循环产生用于驱动合卡内容转换的Q0-Qm和Q0’-Qm’及QA、QB、QC，J引出A0-An-1至重写存储器组Y1的A0-An-1端，J引出的OE至可重写存储器Y1的OE端，J引出的WE直接引至可重写存储器组Y1的WE端，J引出的CE端接至可重写存储器Y1的CE端，J引出的An、An＋1、……、An＋m与可定义逻辑组Y2输出的信号经门电路IC1、IC4运算后作为可重写存储器组Y1的高位地址A’n、A’n＋1、…A’n＋m，VCC经开关S1接电阻R1的一端及可定义逻辑组Y2的R端，R1的另一端接地，可重写存储器组Y1的容量为32Mb或16Mb或64Mb或更大容量的EPROM或闪速存储器组，可定义逻辑组Y2由GAL或TTL构成。
专利摘要游戏机可定义节目组合方式的可重写游戏卡属游戏卡制造领域。由具有掉电保护的可重写存储器组Y1、静态存储器组IC3、可定义逻辑组Y2、译码器IC2、门电路IC4、IC1及电阻、二极管构成，可定义逻辑组Y2的QA、QB端接静态存储器IC3的A15、A16端，可重写存储器组Y1的容量为32Mb或16Mb或64Mb或更大容量的EPROM或闪速存储器组，可定义逻辑组Y2由GAL或TTL构成。
文档编号G06F19/00GK2255291SQ9520485
公开日1997年6月4日 申请日期1995年3月16日 优先权日1995年3月16日
发明者李铁 申请人:李铁