专利名称：微型计算机的制作方法
技术领域：
本发明涉及从内藏模数(以下简称之为AD)转换器读入AD变换结果的微型计算机。
图29是现有的微型计算机的方框图，在图中，1是AD转换器的AD寄存器。用于把作为后边要讲的AD转换器(参看图30)的AD转换结果的数字数据作为多位数据D0～D4存放起来；2是CPU，在对经AD转换器转换后的数字数据的值进行识别之际，在输出低位4位读出指令C并读入了低位4位的数据(位数据D0～D3)之后，输出高1位读出指令信号ax以读入高1位的数据(位数据D4)，对数字数据进行识别；3是选通电路，当从CPU 2输出低位4位读出指令信号C后，介以微型计算机的数据总线4把已存放于AD寄存器1中的位数据D0～D3输出至CPU 2；5也是选通电路，用于在从CPU 2输出高位1位读出指令信号ax后，介以数据总线4把已存于AD寄存器1中的位数据D4输出至CPU 2。
图30是AD转换器的构成图，图中，6是输入基准电压ao的基准电压输入端子；7是输入接地电压ap的接地电压输入端子；8是根据基准电压ao和已存于逐次比较寄存器12中的寄存器值输出比较电压ar的AD梯形电阻；9是输入要进行AD转换的模拟数据aq的模拟输入端子；10是使模拟数据aq与比较电压ar进行比较并输出其比较结果at的比较电路；11是根据比较电路10的比较结果at输出比较结果信号au以变更逐次比较寄存器12的寄存器值的AD转换控制电路，这样一来，已存于逐次比较寄存器12中的值就可用于设定比较电压ar。
在开始AD转换的初始阶段，把逐次比较寄存器12的初始值设定为“10000B”。这时的位数据是D0～D3是“0”，D4为“ 1”。接着，给其准电压输入端子6输入3.2V的基准电压ao，给接地电压输入端子7输入OV的接地电压ap。
倘在这种条件下进行初始设定后，则AD梯形电阻8把基准电压a0和逐次比较寄存器12的寄存器值代入下述计算公式计算比较电压ar并把该比较电压输出至比较电路20。
比较电压ar＝(基准电压a0/32)×逐次比较寄存器12的寄存器值-(基准电压a0/64)…(1)。另外，在这种初始条件下，比较电压ar的值将是1.55V。
这样一来，虽然从AD梯形电阻8输出比较电压ar后，比较电路10就使模拟数据aq与比较电压ar进行比较，但由于比如说在模拟电压aq为1.0V的时候，模拟电压aq比比较电压ar(1.55V)小，故把反映这一情况的比较结果at输出至AD转换控制电路11。因此，AD转换控制电路11依据该比较结果at把反映应减小比较电压ar的信息的比较结果信号au输出至逐次比较寄存器12。
这样一来，当逐次比较寄存器12接收到这样的比较结果信号au后，就把寄存器值变更为“01000B”。即通过使位数据D4变更为“0”并使位数据DB变更为1使寄存器值除2。
这样地变更了逐次比较寄存器12的寄存器值之后，AD梯形电阻8就和AD转换开始时一样，把基准电压ao和逐次比较寄存器12的寄存器值(变更后的寄存器值)代入式(1)计算比较电压ar并把该比较电压ar输出至比较电路10。在这种条件下，比较电压ar的值将变为0.75V。
在从梯形电阻8输出比较电压ar后，比较电路10使模拟电压数据aq与比较电压ar进行比较，但由于在模拟数据aq为1.0V的情况下，模拟数据aq比比较电压ar(0.75V)大，故把反映该情况的比较结果at输出至AD转换控制电路11。在接受到该比较结果at后。AD转换控制电路11就依据该比较结果at，把反映应增大比较电压ar的信息的比较结果信号au输出至逐次比较寄存器12。
接着，当逐次比较寄存器12接受到这一比较结果信号au后，就把寄存器值变更为“01100B”。即位数据D4和D3用现在的值确定、把位数据D2变更为“1”。
以下，直到确定位数据D4～D0的值为止，重复以上的动作(由于逐次比较寄存器12的位数为5，故只要将以上的动作重复5次，就可确定位数据D4～D0的值)，确定位数据D4～D0的值后，AD转换控制电路11就把逐次比较寄存器12的寄存器值作为AD转换结果转送至AD寄存器1，结束AD转换。这时，把表示AD转换已经结束的信息的AD转换结束信号ac从AD转换控制电路11输出至CPU 2。
图31的流程图示出了现有的微型计算机的操作情况。下面将说明微型计算机的动作。首先，CPU 2在从AD转换控制电路11输出AD转换结束信号ac后，把低位4位读出指令信号C输出至选通电路3(步骤ST1)。这样一来，由于出于选通电路3从非导通状态转变为导通状态的关系(步骤ST2)，已存放于AD寄存器1中的低位4位数据(位数据D0～D3)被输出至数据总线4上，故CPU 2从数据总线4上读入位数据D0～D3(步骤ST3)。
当读入位数据D0～D3后，CPU 2就向选通电路5输出高位1位读出指令ax(步骤ST4)。这样一来，由于出于选通电路5从非导通状态转变为导通状态的关系(步骤ST5)，已存于AD寄存器1中的高位1位的数据(位数据D4)被输出至数据总线4上，故CPU 2将从数据总线4上读入位数据D4的值(步骤ST6)。
接着，当读入位数据D0～D4的值后。CPU 2就用这种位数据D0～D4的值识别作为AD转换结果的数字数据的值(步骤ST7)，结束一连串的处理。
由于现有的微型计算机如上述那样地构成，故在被存于AD寄存器1内的位数据D0～D4的位数超过了CPU 2一次所能读出的位数的时候(在图29的现有例中是4位)，就不能一次读出已存放于AD寄存器1中的位数据D0～D4的值，必须分成2次以上读出，故存在着不能迅速地识别作为AD转换结果的数字数据的值的问题。
本发明就是为解决上述这样的问题而发明出来的，目的是得到一种即便是被存放于AD寄存器中的位数据的数目超过了CPU一次所能读出的数目的情况下，也可迅速地识别作为AD转换结果的数字数据的值的微型计算机。
本发明的第1方面所述的微型计算机包括AD转换装置。用于使模拟数据转换为数字数据的同时把构成该数字数据的多位的位数据存放起来；读出信号输出装置，用于在识别已存放于AD转换装置中的数字数据时输出读出信号；选通装置，用于响应来自读出信号输出装置的读出信号，从已存放于AD转换装置中的全部的位数据中，由AD转换装置取出高位或低位几位的位数据并输出；控制信号输出装置，用于对来自读出信号输出装置的读出信号作出响应，从已存放于AD转换装置中的全部的位数据中取得除去选通装置取得的位数据之外的全部剩下的位数据，并且输出具有与该位数据的值相对应的值的控制信号；数据识别装置，用于根据选通装置所输出的位数据与控制信号输出装置所输出的控制信号对数字数据的值进行识别。
本发明的第2方面所述的微型计算机包括AD转换装置，用于把模拟数据转换成数据，同时存放构成该数字数据的多位的位数据；读出信号输出装置，用于在对已存于AD转换装置中的数字数据的值进行识别时输出读出信号；指令信号输出装置，用于在该微型计算机执行与数字数据有关的指令时输出指令信号；选通装置，用于对来自读出信号输出装置的读出信号作出响应从已存于AD转换装置中的全部的位数据中，从AD转换装置中取得并输出高位或低位几位的位数据；控制信号输出装置，用于对来自指令信号输出装置的指令信号作出响应，并从已存于AD转换装置中的全部的位数据中取得除去选通装置所取得的位数据以外的所有的剩下的位数据，输出具有与该位数据的值相应的值的控制信号；数据识别装置，用于根据选通装置输出的位数据和控制信号输出装置输出的控制信号对数字数据进行识别。
本发明的第3方面所述微型计算机的规定的指令是跳过下一条应执行的指令的跳越(skip)指令。
本发明的第4方面所述的微型计算机的规定的指令是对数字数据的剩下的数字数据的值进行增1的增1指令。
本发明的第5方面所述的微型计算机的规定的指令是对数字数据的剩下的数字数据的值加上某一恒定值的加法指令。
本发明的第6方面所述的微型计算机包括AD转换装置，用于把模拟数据转换成数字数据，同时存放构成该数字数据的多位的位数据并输出AD转换结束信号；读出信号输出装置，用于在对已存于AD转换装置中的数字数据的值进行识别时输出读出信号；选通装置，用于对来自读出信号输出装置的读出信号作出响应并从已存于AD转换装置中的全部的位数据中，从AD转换装置中取得并输出高位或低位几位的位数据；控制信号输出装置，用于对来自AD转换装置的AD转换结束信号作出响应并从已存于AD转换装置中的所有的位数据中取得除去选通装置所取得的位数据以外的所有的剩下的位数据，输出具有与该位数据的值相对应的值的控制信号；数据识别装置，用于根据选通装置输出的位数据和控制信号输出装置输出的控制信号识别数字数据。
本发明的第7方面所述的微型计算机是这样的微型计算机从读出信号输出装置输出的读出信号具有相应于该微型计算机是对高位或低位的任一方的多位的位数据进行识别而不同的值，而且，选通装置在读出信号表示微型计算机要对数字数据的高位几位的位数据进行识别的信息时就取得已存在于AD转换装置中的高位几位的位数据，而在读出信号表示微型计算机要对数字数据的低位几位的位数据进行识别的信息时则取得已存于AD转换装置中的低位几位的位数据。
本发明的第8方面所述的微型计算机的控制信号输出装置对已从AD转换装置取得的剩下的位数据的值是否与规定值一致进行判断，并根据判断结果设定控制信号的值。
本发明的第9方面所述的微型计算机的控制信号输出装置具有保存已从AD转换装置取得的剩下的位数据的退避寄存器。
本发明的第10方面所述的微型计算机的数据识别装置在程序执行中当该微型计算机执行指示使其强制性地无视剩下的位数据时，仅仅根据选通装置输出的位数据来识别数字数据的值。
本发明的第11方面所述的微型计算机的数据识别装置依据由控制信号输出装置输出的控制信号的值来判断是否跳越过程序的指令。
本发明的第12方面所述的微型计算机的由控制信号输出装置输出的控制信号给出了中断地址，并执行由该中断地址指定的中断程序。
下面说明附图。
图1的方框图示出了本发明的实施例1的微型计算机的构成。
图2的流程图示出了实施例1的微型计算机的动作。
图3的方框图示了本发明的实施例2的微型计算机的构成。
图4的流程图示出了实施例2的微型计算机的动作。
图5的方框图示出了本发明的实施例3的微型计算机的构成。
图6的方框图示出了本发明的实施例4的微型计算机的构成。
图7的表格示出了实施例4的微型计算机的译码电路的输入输出关系。
图8的表格示出了实施例4的微型计算机的译码电路的另一种输入输出关系。
图9的表格示出的是实施例4的微型计算机的译码电路的另一种输入输出关系。
图10的表格示出的是实施例4的微型计算机的译码电路的另一种输入输出关系。
图11的方框图示出了本发明的实施例5的微型计算机的构成。
图12的方框图示出了本发明的实施例6的微型计算机的构成。
图13的方框图示出了本发明的实施例7的微型计算机的构成。
图14的方框图示出了本发明的实施例8的微型计算机的构成。
图15的方框图示出了本发明的实施例9的微型计算机的构成。
图16的方框图示出了本发明的实施例10的微型计算机的构成。
图17的方框图示出了本发明的实施例11的微型计算机的构成。
图18的方框图示出了本发明的实施例12的微型计算机的构成。
图19的方框图示出了本发明的实施例13的微型计算机的构成。
图20的方框图示出了本发明的实施例14的微型计算机的构成。
图21的方框图示出了本发明的实施例15的微型计算机的构成。
图22的方框图示出了本发明的实施例16的微型计算机的构成。
图23的方框图示出了本发明的实施例17的微型计算机的构成。
图24的方框图示出了本发明的实施例18的微型计算机的构成。
图25的方框图示出了本发明的实施例19的微型计算机的构成。
图26的方框图示出了本发明的实施例20的微型计算机的构成。
图27的方框图示出了本发明的实施例21的微型计算机的构成。
图28的方框图示出了本发明的实施例22的微型计算机的构成。
图29的方框图示出的是现有微型计算的构成。
图30是示出AD转换器的构成的方框图。
图31是示出了图29所示的现有的微型计算机的动作的流程图。
以下说明本发明的实施例。
实施例1图1的方框图示出了本发明的实施例1的微型计算机的构成。图中，1是把作为AD转换器(参看图30)的AD转换结果的数字数据作为多位的位数据D0～D4存起来的AD转换器的AD寄存器；4是微型计算机的数据总线；21是具有读出信号输出部分22和数据识别部分23的CPU；22是在识别被AD转换器转换后的数字数据的值时，输出低位4位读出指令信号C的读出信号输出部分；23是根据选通电路24输出的位数据D0～D3和跳越电路25输出的跳越信号e对数字数据进行识别的数据识别部分。
选通电路24被构成为使得在从读出信号输出部分22输出低位4位读出指令信号C后，从AD寄存器1中取出已存于AD寄存器1中的位数据D0～D4之内低位4位的位数据D0～D3并输出至数据总线4上。另外，跳越电路25是一种当从读出信号输出部分22输出低位4位读出指令信号C时，从AD寄存器1中取出已存于AD寄存器1中的位数据D0～D4之内除选通电路24取得的位数据D0～D3以外的位数据D4并输出具有与该位数据D4的值相应的值的跳越信号e的跳越电路。
图2是微型计算机的动作的流程图。如图30所示，当AD转换器结束了AD转换时，和现有的微型计算机一样，把逐次比较寄存器12的寄存器值作为AD转换结果转送至AD寄存器中1去的同时，向CPU 21输出表示AD转换已结束了的AD转换结束信号ac。
这样一来，CPU 21的读出信号输出部分22就向选通电路24和跳越电路25输出低位4位读出指令信号C(步骤ST11)。之后，由于当把低位4位读出指令信号C输出至选通电路24后，选通电路24将从非导通状态转变为导通状态(步骤ST12)，所以就把已存于AD寄存器1中的低位4位的数据(位数据D0～D3)输出至数据总线4上去。因此，CPU 21的数据识别部分23就可以从数据总线4上读入位数据D0～D3的值(步骤ST13)。
另一方面，当低位4位读出指令信号C输出至跳越电路25上时，跳越电路25就从已存于AD寄存器1中的位数据D0～D4之内，取得高位1位的位数据，即取得除去选通电路24取得的位数据D0～D3之外的位数据D4并对其位数据D4的值进行识别(步骤ST14)。而且，跳越电路25判定位数据D4的值是否为“1”(步骤S15)若位数据D4的值为“1”，则输出表明这一情况的跳越信号e(“H”电平的信号)(步骤ST16)；若位数据D4的值为“0”，则输出表明这一情况的跳越信号e(“L”电平的信号)(步骤ST17)。
接着，当从跳越电路25输出跳越信号e时，CPU 21的数据识别部分23就根据这一跳越信号e判断是否应跳越下一条应执行的程序指令。即，当数据识别部分23接到跳越信号e后，跳越信号e就判断位数据D4的值是否为“1”，即判断是否为“H”电平(步骤ST18)。若跳越信号e的信号电平为“H”电平，则判定位数据D4的值为“1”，跳过下一条应执行的指令，其次执行对数字数据的低位的4个位数据施行规定的数据处理的程序指令(步骤ST19)；若跳越信号e的信号电平为“L”，则判定位数据D4的值为“0”，执行对低位的4个位数据施行规定的数据处理的程序指令(步骤ST20)。说的再稍为具体一点的话，若数据识别部分23判定高位1位数据D4的值为“1”，CPU则跳过下一条应执行的转移指令，执行对低位的4个位数据D0～D3进行规定的数据处理的指令。另外，也可不这么作而代之以CPU 21执行对由所有的位数据构成的数字数据施行规定的数据处理的指令。另一方面，若高位1位数据D4的值为“0”，则CPU执行下一条的转移指令，以执行由该转移指令指定的指令，对低位的4个位数据D0～D3进行另外的规定的数据处理。即，最高位的1位数据D4被用来使数据识别部分23判定是否转移往接在转移指令后边的指令位置之外的其他的位置。
就如从上述所明确的那样，若采用本实施例1，由于被构成为当从读出信号输出部分22输出低位4位读出指令信号C时，就从AD寄存器1中，从已存于AD寄存器1中的位数据D0～D4之内取得选通电路24取得的位数据D0～D3以外的位数据D4并输出与该位数据D4的值相应的跳越信号e，故即使是要存放到AD寄存器1中去的位数据的数目超过了CPU 21一次所能读出的位数，也可以收到迅速地识别作为AD转换结果的数字数据的值的效果。
实施例2图3的方框图示出了本发明的实施例2的微型计算机的构成，图中，与图1标以相同的标号的表示相同或相当的部分，因而免予说明。
26是当CPU 21执行程序中的跳越指令时输出跳越指令信号0的跳越指令信号输出部分，27是跳越电路，用于在从跳越指令信号输出部分26输出跳越指令信号0时，从AD寄存器1中取出已存在AD寄存器1内的位数据D0～D4之内除选通电路24所取得的位数据D0～D3以外的位数据D4，并输出具有与该位数据D4的值相对应的值的跳越信号e。
在上述实施例1中，CPU 21的读出信号输出部分22被作成为使之向选通电路24和跳越电路25这双方输出低位4位读出指令信号c，但在本实施例2中，则仅仅向选通电路24输出低位4位读出指令信号c。这是两者不同这处。
图4的流程图示出了微型计算机的动作，读出信号输出部分22，在从AD转换控制电路11输出AD转换结束信号ac后，和上述实施形态1一样，向选通电路24输出低位4位读出指令信号c(步骤ST21)，但却不向跳越电路27输出，当CPU 21在程序中已执行了表明应输出跳越指令信号0的跳越指令时(步骤ST24)，则向跳越电路27输出跳越指令信号0(步骤ST25)。
接着，若跳越电路27接到了跳越指令信号0，则跳越电路27和图1中的跳越电路25一样，从AD寄存器1中，从已存于AD寄存器1中的位数据D0～D4之内取得高位1位的位数据，即取得选通电路24所取得的位数据D0～D3以外的位数据D4，并识别该位数据D4的值(步骤ST26)。接着，跳越电路27判断位数据D4的值是否为“1” (步骤ST27)，若位数据D4的值为“1”，则输出表明该情况的跳越信号e(“H”电平的信号)(步骤ST28)；若位数据D4的值为“0”，则输出表明该情况的跳越信号e(“L”电平的信号)(步骤ST29)。
以下的步骤ST30～ST32，因为与上述实施例1的图2所示的步骤ST18～ST20的相同故免予赘述。另外，倘采用该实施例2，由于已构成为使得当从跳越指令信号输出部分26输出跳越指令信号0时，从AD寄存器1取得已存于AD寄存器1中的位数据D0～D4之内除选通电路24所取得的位数据D0～D3以外的位数据D4并输出具有与该位数据D4的值相对应的值的跳越信号e，故和上述实施例1一样，即便是被存放于AD寄存器1中的位数据的数目超过了CPU 21一次所能读出的位数的情况下，也可收到迅速地识别作为AD转换结果的数字数据的值的效果。
在CPU 21已执行了跳越指令的情况下，由于从跳越电路27输出跳越信号e，故只要在程序中需要AD转换结果的情况下，也将收到可以识别数字数据的值的效果。
实施例3图5的方框图示出了本发明的实施例3的微型计算机的构成，与图3的标号相同的，表示相同或相当的部分。故不予赘述。
28是把作为AD变换器的AD转换结果的数字数据作为多位的位数据D0～D5存放起来的AD转换器的AD寄存器；29是当CPU 21执行程序中的跳越指令时，输出跳越指令信号01，02的跳越指令信号输出部分；30是跳越电路，用于当从跳越指令信号输出部分29输出跳越指令信号01，02时，从AD寄存器28取得已存于AD寄存器28中的位数据D0～D5之内，除选通电路24取得的位数据D0～D3之外的位数据D4，D5并输出具有与该位数据D4，D5的值相对应的值的跳越信号e；31是数据识别部分，用根据选通电路24输出的位数据D0～D3和跳越电路30输出的跳越信号e识别数字数据的值。
在上述实施例2中，虽被构成为使得在CPU 21的跳越信号输出部分26已输出了表明CPU 21已执行了跳越指令的跳越指令信号0的情况下，跳越电路27就判断高位1位的数据，即位数据D4的值是“1”还是“ 0”，但若采用本实施例，则跳越电路30被构成为使得从跳越信号输出部分29接受到2个跳越指令信号01，02后判定6位的AD寄存器28中所存放的2位数据D4和D5的值。
当CPU 21执行跳越指令时，CPU 21的跳越指令信号输出部发首先向跳越电路30输出跳越指令信号01。当跳越电路30接受到跳越指令信号01后，判定高位1位的位数据即位数据D5的值是“1”还是“ 0”，并把表示其判定结果的跳越信号e向CPU 21的数据识别部分31输出。当数据识别部分31接受到跳越信号e后，CPU 21的跳越指令信号输出部分29就向跳越电路30输出跳越指令信号02。接着，当跳越电路30接受到跳越指令信号02后，就判定从高位开始第2位的位数据即位数据D4的值是“1”还是“0”，并把表示其判定结果的跳越信号e输出至CPU 21的数据识别部分31。
接着，由于数据识别部分31在从跳越电路30接受到2个跳越信号e后，就可以对已存在AD寄存器28中的数字数据的上高位1，2位的位数据，即对数据位D5，D4的值进行识别，故可以依据两个跳越信号e判定CPU是否应跳越下一条应执行的程序指令，CPU根据跳越信号的值对数字数据施行规定的数据处理。
如从上述所明确的那样，即便是在AD寄存器28的位数为6的情况下，也可以和上述实施例2相同，具有可以迅速地对已存在AD寄存器28中的作为AD变换结果的数字数据的值进行识别的效果。
实施例4图6的方框图示出了本发明的实施例4的微型计算机的构成，图4与图5的标号相同的，表示相同或相当的部分故不予说明。
32是当CPU 21执行程序中的跳越指令时，相应于该跳越指令的种类和内容输出跳越指令信号000，001，010，011中的一条的跳越指令信号输出部分；33是根据数据位D5，D4的值使信号p00，p01，p10，p11中的一个激活并输出的译码电路；34是在位数D5，D4的值为“ 00”时输出“H”电平的信号p00的AND电路；35是在位数据D5，D4的值为“01”的时候输出“H”电平的信号p01的AND电路；36是在位数据D5，D4的值为“10”的时候输出“H”电平信号p10的AND电路；37是在位数据D5，D4的值为“11”的时候输出“H”电平的信号p11的AND电路；38是跳越电路，用于当从跳越指令信号输出部分32接受到跳越指令信号o00～011中的某一个时。根据用译码电路33把信号p00～p11中的某个已被激活而输出具有不同的值的跳越信号e；39是根据选通电路24输出的位数据D0～D3和跳越电路38输出的跳越信号e识别数字数据的值的数据识别部分。
在上述的实施例3中，跳越电路30被构成为使之输出具有分别与2个跳越指令信号01，02相对应的值2个跳越信号e，但若采用本实施例，则跳越电路38被构成为输出与4个跳越指令信号o00，o01，o10，o11相对应的跳越信号e。
首先，译码电路33，如图7～图10所示，向跳越电路38输出与位数据D5，D4的值相对应的信号p00～p11。比如说，在D4为“0”且D5为“0”时，译码电路33输出“H”电平的信号p00，除此之外的时候则输出“L”电平的信号p00。
接着，跳越指令信号输出部分32，在CPU执行跳越指令时，如下述那样，输出与该跳越指令的种类或内容相对应的跳越指令信号。
(1)在CPU已执行了表明应输出o00的跳越指令信号的跳越指令的情况下，跳越指令信号输出部分32输出跳越指令信号o00。
(2)在CPU已执行了表明应输出o01的跳越指令信号的跳越指令的情况下，跳越指令信号输出部分32输出跳越指令信号o01。
(3)在CPU已执行了表明应输出o10的跳越指令信号的跳越指令的情况下，跳越指令信号输出部分32输出跳越指令信号o10。
(4)在CPU已执行了表明应输出o11的跳越指令信号的跳越指令的情况下，跳越指令信号输出部分32输出跳越指令信号o11。
这样一来，当跳越电路38接受到跳越指令信号o00～o11中的某一个时，就对与该已执行过的跳越指令相对应的信号p00～p11中的一个信号电平进行识别并输出具有与该信号电平相应的值的跳越信号e。比如说，在信号p00为“ H”电平时，当跳越电路38从跳越指令信号输出部分32接受到跳越指令信号o00时，输出表明信号p00为“H”电平的跳越信号e。由于即使接受到其他的跳越信号o01，o10，o11也不输出表明信号p00为“H”电平的跳越信号e，故输出表明信号p01，p10，p11为“L”电平的跳越信号e，所以，数据识别部分39可以识别位数据D5，D4的值是“oo”。
就如从以上所明确的那样，即使AD寄存器28的位数为6的情况下，也和上述实施例3一样，具有可以迅速地识别作为AD变换结果的数字数据的值的效果。
实施例5图11的方框图示出了本发明的实施例5的微型计算机的构成。图中凡与图1的标号相同的部分表示相同或相当的部分故不予重述。
40是当CPU 21执行程序中的增1指令时输出增1指令信号V的增1指令信号输出部分；41是当从增1指令信号输出部分40输出增1指令信号V时。就从AD寄存器1中取得已存于AD寄存器1中的多位的位数据D0～D4之内除选通电路24取得的位数据D0～D3以外的位数据D4并使之增1，输出表示有无产生进位的进位信号u的增1器(incrementer)；42是输出具有与进位信号u的值相应的值的跳越信号e的跳越电路。
在上述实施例1中，跳越电路25被构成为当接受到低位4位读出指令信号c时，输出具有与位数据D4的值相对应的跳越信号e，但是本实施例的跳越电路42却被构成为当已从增1器41接受到进位信号u时，输出具有与该进位信号u的值对应的跳越信号e。
当CPU 21在程序执行中执行增1指令时，CPU 21的增1指令信号输出部分40就输出增1指令信号V。这样一来，在接受到增1指令信号v后，增1器41就使高位1位的数据即使位数据D4增加“1”。具体地说，若位数据D4的值为“0”，则使之变成“01B”(这时不产生进位)，而若位数据D4的值为“1”，则变成为“10B”(这时将产生进位)。
若增1后的结果产生了进位，则增1器41输出表明这一情况的进位信号u；若不产生进位，则输出表明这一情况的进位信号u。这样一来，当从增1器41输出进位信号u时，跳越电路42将输出具有与该进位信号u的值相对应的值的跳越信号e。具体地说来，如果是表明产生了进位的进位信号u，则输出表明位数据D4的值为“1”的跳越信号e(信号电平为H的信号)；如果是表明未发生进位的进位信号u。则输出表明位数据D4的值为“0”的跳越信号e(信号电平为L的信号)。
因此，数据识别部分23可以识别位数据D4的值，可以收到与上述实施例1相同的效果。
实施例6图12的方框图示出了本发明的实施例6的微型计算机的构成，图中，标号与图11相同的，表示相同或相当的部分，故略去说明。
43是当CPU 21执行程序中的加法指令时输出加法指令信号x的加法指令信号部分；44是加法电路，用于在从加法指令信号输出部分43输出加法指令信号x后，从AD寄存器28中取得已存于AD寄存器28中的多位的位数据D0～D5之内除选通电路24取得的位数据D0～D3以外的位数据D5，D4的同时，对由该位数据D5，D4构成的2位的2值数据加上规定值，输出表明有无产生进位的进位信号w；45是输出具有与进位信号w的值相对应的值的跳越信号e的跳越电路。
倘采用本实施例，则被构成为应用加法电路44和跳越电路45同时识别已存放于AD寄存器28中的6位数据的高位2位的数据和低位4位的数据。当CPU 21在程序的执行中执行加法指令时，CPU 21的加法指令输出部分43就向加法电路44输出加法指令信号x。当接受到加法指令信号x后，加法电路44就对由高位1，2位的位数据即由位数据D5，D4构成的2位的2值数据加上规定值。另外，规定值作为加法指令信号x的一部分从加法信号输出部分43向加法电路44输出。
倘说明得更具体一点，若最初作为规定值执行加上“01B”的指令，则对由位数据D5，D4构成的2位2值数据加上“01B”。这时，在该2位2值数据为“11B”的情况下，虽然要产生进位，但在除此之外的情况下，不产生进位。这样一来，当加法电路44输出了表明有无产生进位的进位信号w时，跳越电路45将输出具有与进位信号w的值相对应的值的跳越信号e。若是表明产生进位的进位信号w，则跳越电路45输出表明由位数据D5，D4构成的2位2值数据的值是“11B”的跳越信号e(信号电平为H的信号)；如果是表明不产生进位的进位信号w，则输出表明由位数据D5，D4构成的2位2值数据的值不是“11B”的跳越信号e(信号电平为L的信号)。
其次，当以“10B”作为规定值执行加法指令时，加法电路44就给由位数据D5，D4构成的2位2值数据的值加上“10B”。这时，在由位数据D5，D4构成的2位2值数据的值为“10B”的情况下。将产生进位，而在此外的值的情况下则不产生进位。
如果是表明产生进位的进位信号w，则跳越电路45输出表明由位数据D5，D4构成的2位2值数据的值为“10B”的跳越信号e(信号电平为H的信号)；如果是表明不产生进位的进位信号w，则输出表明由位数据D5，D4构成的2位2值数据的值为“10B”以外的值的跳越信号e(信号电平为L的信号)。
其次，当以“11B”为规定值执行加法指令时，加法电路44就给由位数据D5，D4构成的2位2值数据的值加上“11B”。这时，在由位数据D5，D4构成的2位2值数据的值为“01B”的情况下，将产生进位，但在除此之外的值的情况下，不产生进位。
如果是表明产生进位的进位信号w，则跳越电路45输出表明由位数据D5，D4构成的2位2值数据的值为“01B”的跳越信号e(信号电平为H的信号)；如果是表明不产生进位的进位信号w，则输出表明由位数据D5，D4构成的2位2值数据的值为“00”的跳越信号e(信号电平为L的信号)。
因此，数据识别部分23由于可以识别位数据D5，D4的值，故即便是AD寄存器28为6位的情况下。也可以收到与上述实施例5同样的效果。
实施例7图13的方框图示出了本发明的实施例7的微型计算机的构成，图中，与图12的标号相同的部分表示相同或相当部分，故免予说明。
46是加法指令信号输出部分，用于在输出加法指令信号y时，输出用于把要加到由位数据D5，D4构成的2位2值数据上的规定值z予先设定到加法寄存器47中去的加法寄存器设定信号aa，并在CPU 21实行程序中的加法指令时输出加法指令信号y；48是加法电路，用于当从加法指令信号输出部分46输出了加法指令信号y时，从AD寄存器28中取得已存于AD寄存器28中好多位的位数据D0～D5之内，除选通电路24取得的位数据D0～D3以外的位数据D5，D4的同时，给由该位数据D5，D4构成的2位2值数据加上规定值z并输出表明有无产生进位的进位信号w。
在上实施例6中，虽然示出的是加法指令信号输出部分43给加法指令信号x附加上规定值后进行输出。但如图13所示，也可以采用使加法指令输出部分46在输出加法指令信号y之前先输出加法寄存器设定指令信号aa的办法，把规定值z设定于加法寄存器47中，并在加法指令信号输出部分46已把加法指令信号y输出到加法电路48中去时，使加法电路48读入已保存于加法寄存器47中的规定值z并把该规定值加到由位数据D5，D4构成的2位2值数据上去，收到与上述实施例6同样的效果。
实施例8图14的方框图示出了本发明的实施例8的微型计算机的构成，图中，凡与图1的标号相同的，表示相同或相当部分，故略去说明。
11是当AD转换结束后输出AD转换结束信号ac的AD转换器的AD转换控制电路；49是当从AD转换控制电路11输出AD转换结束信号后，输出中断信号ad的中断控制电路；50是当从中断控制电路49输出中断信号ad后输出中断地址ae的中断向量电路；51是当从中断控制电路49输出中断信号ad后输出中断地址af的中断向量电路；52是在位数据D4的值为“1”时变成导通状态的选通电路；53是使位数据D4的值反相的反相器；54是在位数据D4的值为“0”时变成导通状态的选通电路。
在上述实施例1中，被构成为使得在读出信号输出部分已输出低位4位读出指令信号输出c时，跳越电路25输出具有与位数据D4的值对应的值的跳越信号c，但本实施例的微型计算机却被构成为使得在AD转换控制电路11输出了AD转换终了信号ac时，中断向量电路50根据位数据D4的值输出中断地址ae。
AD转换结束后，与上述的实施例1一样，读出信号输出部分22输出低位4位读出指令信号c，CPU 21的数据识别部分23介以数据总线4读入已存于AD寄存器1中的低位4位的位数据，即位数据D0～D3的值。
同时，CPU 21的数据识别部分23如下述那样地得到高位1位数据D4的值并进行识别。首先，当AD转换结束后，中断控制电路49也将接受到已从AD转换控制电路11输出的AD转换结束信号ac。结果是中断控制电路49分别向CPU 21和中断向量电路50，51输出中断信号ad。这样一来，CPU 21对AD转换的结束进行识别的同时，中断向量控制电路50，51分别输出CPU 21的数据识别部分23应该执行的中断程序的中断地址ae，af。
但是，由于当从中断向量电路50，51这双方向CPU 21输出中断地址时，必须判断应当使用哪一个中断地址ae，af，故规定为根据位数据D4的值向CPU 21输出ae，af中的一个中断地址。即，在位数据D4的值为“1”时，选通电路52将变成导通状态，选通电路54变为非导通状态(因有反相器53的缘故)，故向CPU 21输入中断向量电路50输出的中断地址ae。另一方面，在位数据D4的值为“0”时。选通电路52变成非导通状态，而选通电路54变成导通状态(因有反相器53)，所以向CPU 21输入中断向量电路51输出的中断地址af。
接着，若输出中断信号ad和中断地址ae，CPU 21的识别部分23，就认为位数据D4的值是“1”，执行对数字数据的低位4位数据D0～D3施行规定的数据处理的、由中断地址ae指定的中断程序；如果输出中断信号ad和中断地址af，则认为位数据D4的值是“0”，就执行对数字数据的低位4位数据D0～D3施行规定的数据处理的、由中断地址af指定的中断程序。
如以上阐明的那样，倘采用本实施例8，则即使在像上述实施例1那样不设跳越电路25的情况下，只要设有中断控制电路49等等，也可以收到与上述实施例1一样的效果。
实施例9图15的主框图示出了本发明的实施例9的微型计算机的机成，图中，标号与图14相同的，是与图14相同或相当的部分，故免予重述。
55是在已存于AD寄存器1中的数字数据的位数据D4的值为“1”时变成导通状态的选通电路；56是使位数据D4反相的反相器；57是在位数据D4的值为“0”时变成导通状态以选通电路；58是当从AD转换控制电路11输出AD转换结束信号ac时输出中断信号ad的中断控制电路；59是当从AD转换控制电路11输出AD转换结束信号ac时，输出中断信号ai的中断控制电路；60是当从中断控制电路58输出中断信号ah时，输出中断地址ae的中断向量电路；61是当从中断控制电路59输出中断信号ai时输出中断地址af的中断向量电路。
在上述实施例8中示出的是在中断向量电路50，51的后一级上设置选通电路52，54，并根据位数据D4的值限制中断地址ae，af的输出的例子，但如图15所示。也可采用在中断控制电路58，59的前一级上设置选通电路55，57的办法，限制中断控制电路58和59向CPU 21输出的中断信号ah，ai使之限制中断向量电路60，61向CPU 21输出的中断地址ae，af，可以收到与上述实施例8相同的效果。
另外，不言而喻，在本实施例9的情况下，借助于选通电路55和57及反相器56的功能，在位数据D4的值为“1”时，把中断向量电路60输出的中断地址ae输入至CPU 21。在位数据D4的值为“0”时，把中断向量电路61输出的中断地址af输入至CPU 21。
实施例10图16的方框图示出了本发明的实施例10的微型计算机的构成，在图中凡标号与图1所示相同的是与图1相同或相当的部分，故不予重述。
62是读出信号输出部分，用于输出把已存于AD寄存器1中的数字数据的高位4位数据D1～D4读到选通电路64中去的高位4位数据读出指令信号g即读出信号，以识别经AD转换器转换后的数字数据的值；63是根据选通电路64输出的位数据D1～D4和跳越电路65输出的跳越信号e识别数字数据的值的数据识别部分。
选通电路64被构成为使得当从读出信号输出部分62输出高位4位读出指令信号g时。从AD寄存器1中取得已存于AD寄存器1中的位数据D0～D4之内高位4位的位数据D1～D4并输出至数据总4上去。跳越电路65被构成为当从读出信号输出部分62输出高位4位读出指令信号g时，从AD寄存器1中取得已存于AD寄存器1中的位数据D0～D4之内除选通电路64所取得的位数据D1～D4之外的位数据D0，并输出具有与该位数据D0的值对应的值的跳越信号e。
虽然在上述实施例1中数据识别部分23被构成为介以数据总线4读入低位4位的位数据D0～D3，并根据跳越电路25输出的跳越信号e识别高位1位的位数据D4，但本实施例的数据识别部分63被构成为介以数据总线4读入高位4位的位数据D1～D4，并根据跳越电路65输出的跳越信号e识别低位1位的位数据D0。
首先，当AD转换器结束了AD转换时，和上述实施例1一样，把示于图30的逐次比较寄存器12的寄存器值作为AD转换结果送往AD寄存器1的同时，向CPU 21输出表明AD转换已结束了的AD转换结束信号ac。
这样一来，CPU 21的读出信号输出部分62就把高位4位读出指令信号g输出至选通电路64和跳越电路65。之后。当把高位4位读出指令信号g输出到选通电路64上时，选通电路64就由非导通状态转变为导通状态，并把已存于AD寄存器1中的高位4位的位数据D1～D4输出到数据总线4上。于是，CPU 21的数据识别部分63就可以从数据总线4上读入位数据D1～D4的值。
另一方面，当把低位4位读出指令信号g输出到跳越电路65上去时，跳越电路65就从AD寄存器1中取得已存于AD寄存器1中的位数据D0～D4之内低位1位的位数据，即除选通电路64所取得的位数据D1～D4之外的位数据D0，并识别该位数据D0的值。接着，跳越电路65判断位数据D0的值是否为“1”。若位数据D0的值为“1”，则输出跳越电路65输出表明这一情况的跳越信号e(“H”电平的信号)；若位数据D0的值为“0”，则输出表明这一情况的跳越信号e(“L”电平的信号)。
之后，当从跳越电路65输出跳越信号e时，CPU 21的数据识别部分63就根据这一跳越信号e的值分析下一条应执行的程序指令并判定是否应跳过的程序指令。即，如果跳越信号e的信号电平为“H”电平，则CPU21判定位数据D0的值是“1”，跳过下一条应执行的指令并执行对高位4位数据施行规定的数据处理的程序指令。另外，如果跳越信号e的信号电平为“L”，则CPU 21判定位数据D0的值是“0”，并在执行了下一条应执行的指令之后，执行对上位4位数据施行规定的数据处理的程序指令。
如从上述所明确的那样，倘采用本实施例10，则由于已构成为当从读出信号输出部分62输出高位4位读出指令信号g时，从AD寄存器1中取得已存于AD寄存器1中的位数据D0～D4之内除选通电路64所取得的位数据D1～D4之外的位数据D0，并输出具有与该位数据D0的值对应的值的跳越信号e，故具有即使被存于AD寄存器1中的位数据的数目超过了CPU 21一次所能读出的位数，也可以迅速地识别作为AD转换结果的数字数据的值的效果。
实施例11图17的方框图示出了本发明的实施例11的微型计算机的构成，图中，标号与图1和图16相同的，是与之相同或相当的部分，故不予赘述。
66是在对被AD转换器转换后的数字数据的值进行识别时输出读出信号f的读出信号输出部分；67是根据选通电路24输出的位数据D0～D3或选通电路64输出的位数据D1～D4，以及跳越电路74输出的跳越信号e对数字数据的值进行识别的数据识别部分。
另外，68是切换寄存器，用于在CPU 21介以数据总线4读入低位4位的位数据D0～D3的情况下，被设定“ 0”并输出“L”电平的信号；在介以数据总线4读入高位4位的位数据D1～D4的情况下，设定“1”并输出“H”电平；69是使切换寄存器68输出的信号的信号电平反相的反相器；70是AND电路，在反相器69输出的信号j的信号电平为“H”时，若从读出信号输出部分66输出读出信号f，则输出低位4位读出指令信号c；71是AND电路，在从切换寄存器68输出的信号i的信号电平为“H”时，若从读出信号输出部分66输出读出信号f，则输出高位4位读出指令信号g。
另外，72是当反相器69输出的信号j变成“H”电平时变成导通状态的选通电路；73是在切换寄存器68输出的信号i变成“H”电平时变成导通状态的选通电路；74是跳越电路，在从读出信号输出部分62输出读出信号f后，介以选通电路72或73从已存于AD寄存器1中的数字数据D0～D4中取出位数据D4或D0，并输出具有与该位数据D4或D0的值对应的值的跳越信号e。
从上述实施例1到实施例10，是固定地介以数据总线4读入高位几位的位数据或低位几位的位数据二者中的某一方，但本实施例11却是可以用程序等等使之切换。
首先，从介以数据总线4读入低位4位的位数据D0～D3的情况开始进行说明。在这种情况，一开始先把o设定于切换寄存器68中。这样一来，由于切换寄存器68将输出“L”电平的信号i中，故反相器69输出的信号j将变成“H”电平。因此，“H”电平的信号j被输入至AND电路70的一个输入端上，“L”电平的信号i则输入至AND电路71的一个输入端上。
在这种条件下，当从读出信号输出部分66输出“H”电平的读出信号f，则AND电路70和71的另一输入端上将接收到这一“H”电平的读出信号f。由于AND电路70的AND条件成立。故结果将变成把低位4位读出指令信号c输出至选通电路24。另一方面，由于AND电路71的AND条件不成立，故高位4位读出指令信号g的输出受到限制。
这样一来，虽选通电路64为非导通状态，但是选通电路24将变成导通状态，故低位4位的位数据D0～D3介以数据总线4输往CPU 21，数据识别部分67输入低位4位的位数据D0～D3。
另外，在这种条件下，由于信号i为“L”电平，信号j为“H”电平，故选通电路72变成导通状态，选通电路73变成非导通状态。因此，介以选通电路72把高位一位的位数据D4读入跳越电路74中，并和上述实施例1等等一样，输出具有与位数据D4的值对应的值的跳越信号e。于是，数据识别部分67可以根据低位4位的位数据D0～D3和跳越信号e识别数字数据的值。
其次，对介以数据总线4读入高位4位的位数据D1～D4的情况进行说明。在这种情况下，读出信号输出部分66一开始把“1”设定于切换寄存器68中。这样一来，由于切换寄存器68将输出“H”电平的信号i，故反相器69输出的信号j将变成“L”电平。因此，向AND电中70的一个输入端输入“L”电平的信号j，向AND电路71的一个输入端输入“H”电平的信号i。
在这种条件下，当从读出信号输出部分66输出“H”电平的读入信号f时，则AND电路70，71的另一输入端上都将输入“H”电平的读入信号f。由于AND电路71的AND条件成立，故结果变成为把高位4位读出指令信号g输出至选通电路64。另一方面，由于AND电路70的AND条件不成立，故低位4位读出指令信号c的输出受到限制。
这样一来，虽然选通电路24为非导通状态。但选通电路64变成导通状态，高位4们的位数据D1～D4被介以数据总线4输出至CPU 21，数据识别部分67输入高位4位的位数据D1～D4。
此外，在这种条件下，由于信号i是“H”电平，信号j为“L”电平，故选通电路73将变成导通状态，而选通电路72将变成非导通状态。因此，低位1位的位数据D0介以选通电路73被主跳越电路74中去。并与上述实施例10一样，输出具有与位数据D0的值对应的值的跳越信号e。这样一来，数据识别部分67就可以根据高位4位的位数据D1～D4和跳越信号e识别数字数据的值。
如在上述所明确的那样，倘采用本实施例11，则具有可用合适的程序等等切换介以数据总线4读出的数据的效果。
实施例12图18的方框图示出了本发明的实施例12的微型计算机的构成，图中与图1的标号相同的标号表示相同或相当的部分，故不予说明。
75是比较电路76设定用于和最高位位数据D4进行比较的值的比较寄存器；76是比较位数据D4的值与已设定于比较寄存器75中的值的比较电路；77是输出具有与比较电路76的比较结果相对应的值的跳越信号e的跳越电路。
在上述实施例1中，虽然跳越电路25被构成为使之输出具有与位数据D4的值对应的值的跳越信号e，但本实施例的跳越电路77却被构成为使之输出具有与比较电路76进行的位数据D4与已存放于比较寄存器75中的设定值之间的比较结果对应的值的跳越信号e，且可以收到与上述实施例1一样的效果。
例如，在CPU 21的读出信号输出部分22已把“ 0”设定于比较寄存器75中的情况下，在位数据D4的值为“0”的时候，比较电路76输出“H”电平的比较结果信号5，在位数据D4的值为“1”的时候，输出“L”电平的比较结果信号S。这样一来，若信号S为“H”电平，则跳越电路77输出表明位数据D4为“0”的跳越信号(“H”电平的信号)，若信号S为“L”电平，则输出表明位数据D4为“1”的跳越信号e(“L”电平的信号)。
另一方面，在CPU 21的读出信号输出部分22已把“1”设定于比较寄存器75中去的情况下，当位数据D4的值为“1”时，比较电路76就输出“H”电平的信号S；当位数据D4的值为“0”时，则输出“L”电平的信号S。这样一来，若信号S为“H”电平，则跳越电路77输出表明位数据D4为“1”的跳越信号e(“H”电平的信号)，若信号S为“L”电平，则输出表明位数据D4为“0”的跳越信号e(“L”电平的信号)。
如从上述所明确的那样，倘采用本实施例12，则在依据高位1位的值进行跳越动作的情况下，具有可以用程序选择在“0”的时候跳越和在“1”的时候跳越的效果。
实施例13图19的方框图示出了本发明的实施例13的微型计算机的构成，图中与图15的构成标号相同的是相同或相当部分，故不予说明。
78是设定比较电路79的用于比较的值的比较寄存器、79是使位数据D4的值与已设定于比较寄存器78中的值进行比较的比较电路。
在上述的实施例9中示出的是根据位数据D4的值，中断向量电路60或61输出中断地址ae或af的例子，但也可以使得在比较电路79已把位数据D4的值与设定值比较之后，根据其比较结果，中断向量电路60或61输出中断地址ae或af，可以收到与上述实施例9相同的效果。
例如，在CPU 21的读出信号输出部分22已把“1”设定于比较寄存器78中去的情况下，比较电路79在位数据D4的值为“1”的时候，输出“H”电平的信号ak，在位数据D4为“0”的时候。输出“L”电平的信号ak。这样一来，由于在信号ak的信号电平为“H”电平时，选通电路55将变成导通状态，选通电路57将变成非导通状态，故中断控制电路58仅仅向中断向量电路60输出中断信号ah，并仅仅从中断向量电路60输出中断地址ae。此外，在信号ak的信号电平为“L”电平的时候，由于选通电路57将变成导通状态，选通电路55将变成非导通状态，故结束变成为中断控制电路59仅仅向中断向量电路61输出中断信号ai，并仅仅从中断向量电路61输出中断地址af。另外，接在中断向量电路60，61的上述动作后边的CPU的动作，与实施例8的微型计算机的CPU相同，故不予赘述。
另一方面，在CPU 21的读出信号输出部分22已把“0”设定于比较寄存器78中去的情况下，比较电路79在位数据D4的值为“0”的时候，输出“H”电平的信号ak。在位数据D4的值为“1”的时候，输出“L”电平的信号ak。这样一来，由于在信号ak的信号电平为“H”电平的时候，选通电路55将变为导通状态，选通电路57将变成非导通状态，故中断控制电路58仅仅向中断向量电路60输出中断信号ah，并仅仅从中断向量电路60输出中断地址ae。另外，在信号ak的信号电平为“L”电平的时候，由于选通电路57将变成导通状态，选通电路55将变成非导通状态，故中断控制电路59仅仅向中断向量电路61输出中断信号ai，并仅仅从中断向量电路61输出中断地址af。还有，中断向量电路60，61的上述动作后边的CPU的动作和实施例8的微型计算机相同，故不再赘述。
如从上述所明确的那样，倘采用本实施例13，则由于可以根据高位1位的值来变更中断地址。故即使介以数据总线4没有读入高位1位的位值也可进行识别。同时，通过适当地改变中断地址，还具有可以变更对数字数据的低位4位数据的数据处理的效果。
实施例14图20的方框图示出了本发明的实施例14的微型计算机的构成，图中，与图19的标号相同的标号表示相同或相当的部分，故不予重述。
80是AND电路，在位数据D4的值为1，且已设定于比较寄存器78中的值也为“1”时，输出“H”电平的信号am。
在上述实施例9中，微型计算机被构成为使中断向量电路60，61中的一个根据位数据D4的值输出中断地址ae或af。本实施例的微型计算机被构成为AND电路80输出以位数据D4的值和设定值为依据的信号am并根据该信号am中断向量电路60或61输出中断地址ae或af，可以收到与上述实施例9相同的效果。
当执行使程序启动或考虑最高位位数据D4这样的指令时，CPU 21的读出信号输出部分22就向比较寄存器78中设定“1”。在这种情况下，在位数据D4的值为“1”时，AND电路80就输出“H”电平的信号am，在位数据D4的值为“0”时，输出“L”电平的信号am。这样一来，由于在信号am的信号电平为“H”电平时，选通电路55变成导通状态，选通电路57变成非导通状态，故中断控制电路58仅仅向中断向量电路60输出中断信号ah，且仅仅从中断向量电路60输出中断地址ae。在信号am的信号电平为“L”电平的时候，由于选通电路57变为导通状态，选通电路55变为非导通状态，故中断控制电路59仅仅向中断向量电路61输出中断信号ai且仅仅从中断向量电路61输出中断地址af。此外，由于接在中断向量电路60，61的上述动作后边的CPU的动作和实施例8的微型计算机的CPU相同。故略去对其的说明。
另一方面，当CPU执行指使无视最高位的位数据D4的值的，即执行指令把已存于AD寄存器1中的数字数据的位数据D4当作“0”进行以下的处理的程序中的指令时，CPU 21的读出信号输出部分22把“0”设定于比较寄存器78中。这时，不论位数据D4的值是“0”或“1”中的那一个，由于AND条件不成立，故AND电路80总是输出“L”电平的信号am。这样一来，由于信号am的信号电平变成为总是“L”电平，故选通电路57变成总是导通，而选通电路55变成为总是非导通，结果变成为中断控制电路59仅仅向中断向量电路61输出中断信号ai，且仅仅从中断向量电路61输出中断地址af。中断向量电路60，61的上述动作后边的CPU的动作和实施例8的微型计算机的CPU一样，故略去其说明。
就如在以上所明确的那样，倘采用本实施例14，由于只要把“1”设定于比较寄存器78中就可根据高位1位的值变更中断地址，故具有即使介以数据总线4未读入高位1位的值也可以进行识别。同时借助于适当地变更中断地址的办法，可以改变对数字数据的低位4位的数据处理的效果。另外，如果把“0”设定于比较寄存器78中，则结果变成为总是输出来自中断向量电路61的中断地址af，故具有可以无视高位1位的位数据D4简化以下的数据处理的效果。
实施例15图21的方框图示出了本发明的实施例15的微型计算机的构成，在图中，与图3的标号相同的标号表示与之相同或相当的部分，故不予赘述。
81是当从读出信号输出部分22输出了低位4位读出指令信号c时变成导通状态的选通电路；82是当选通电路81变成导通状态时存放位数据D4的值的退避寄存器；83是当从跳越指令信号输出部分26输出跳越指令信号0时，输出具有与已存于退避寄存器82中的位数据D4的值对应的值的跳越信号e的跳越电路。
在上述的实施例2中，微型计算机被构成为当从跳越指令信号输出部分26输出跳越指令信号0时，跳越电路27就从AD寄存器1中取得位数据D4，并输出与该位数据D4的值对应的跳越信号e，但本实施例的跳越电路83被构成为当从跳越指令信号输出部分26输出跳越指令信号0时，输出具有与已存于退避寄存器82中的位数据D4的值对应的值的跳越信号。
当从读出信号输出部分22输出低位4位读出指令信号c时，选通电路81就从非导通状态转变为导通状态，并把位数据D4的值存放于退避寄存器82中去。接着，跳越电路83在已存于退避寄存器82中的值为“1”时，输出表明位数据D4的值为“1”的跳越信号e(“H”电平的信号)，在已存于退避寄存器82中的值为“0”时，输出表明位数据D4的值为“0”的跳越信号e(“L”电平的信号)。
如在以上所明确的那样，倘采用本实施例15，由于可以输出与位数据D4的值对应的跳越信号e，故具有与上述实施例2相同的效果的同时，还具有即使在已输出了低位4位读出指令信号c以后，在输出跳越指令信号。之前，下一个AD转换结束并把新的AD转换结果写于AD寄存器1内，也可对作为上次转换结果的数字数据正确地识别而不丢失的效果。
实施例16图22的方框图示出了本发明的实施例16的微型计算机的构成，图中，与图1的标号相同的，表示与之相同或相当的部分，故略去说明。
84是跳越允许寄存器，当用读出信号输出部分22设定为“1”时，输出“H”电平的信号u；当设定为“0”，则输出“L”电平的信号u；85是选通电路，当从跳越允许寄存器84输出“H”电平的信号u时，将变成导通状态。
在上述的实施例1中，微型计算机被构成为在跳越电路25从读出信号输出部分22输出低位4位读出指令信号c时，无条件地输出跳越信号e，但倘采用本实施例，只限于在跳越允许寄存器84中已设定了“1”的值的情况下，选通电路85才变成导通状态，才可以把来自跳越电路25的跳越信号e输往CPU 21。在这样地构成后的情况下，可以收到与上述实施形态1相同的效果的同时，由于只要把“0”设定于跳越允许寄存器84中，就可总是限制跳越信号e的输出，故还具有可以无视上位1位的位数据D4，简化以后的数据处理的效果。
实施例17图23的方框图示出了本发明的实施例17的微型计算机的构成。图中，与图14的标号相同的标号表明是相同或相当的部分，故不予说明。86是中断控制电路，在从读出信号输出部分22输出了低位4位读出指令信号c时，输出中断信号ad。
在上述实施例8中，微型计算机被构成为在从AD转换控制电路11输出了AD转换结束信号ac的情况下，中断控制电路49输出中断信号ad，但本实施例的中断控制电路86被构成为在从读出信号输出部分22已输出了低位4位读出指令信号c的情况下，使之输出中断信号ad，且可收到与上述实施例8相同的效果。
实施例18图24的方框图示出了本发明的实施例18的微型计算机的构成。图中与图23的标号相同的标号表明相机或相当部分，故免予说明。
87是中断控制电路，用于当从读出信号输出部分22输出低位4位读出指令信号c时。只限于在位数据D4的值为“1”的时候，才输出中断信号ad。
在上述实施例17中，微型计算机被构成为使得根据位数据D4的值输出中断地址ae或af二者中的一方，但本实施例的中断控制电路87则被构成为只限于在位数据D4的值为“1”的时候才输出中断信号ad，并据此使中断向量电路50产生中断地址ae，在除此之外的情况下，即在位数据D4的值为“0”的时候则限制中断信号ad的输出。因此，如果输出中断信号ad，则数据识别部分23就判定位数据D4的值为“1”并执行由中断地址ae指定的中断程序，对数字数据的低位4位数据执行规定的数据处理。另一方面，如果不输出中断信号ad，则判定位数据D4的值为“0”，不跳过程序中的下一条应执行的指令，执行对数字数据的低位4位实行规定的数据处理的程序中的指令。
实施例19图25的方框图示出了本发明的实施例19的微型计算机的构成。图中与图24的标号相同的标号表示相同或相当的部分，故免予赘述。
88是比较寄存器，用于设定比较电路89用来与位数据D4的值进行比较的值；90是中断控制电路，当从比较电路89输出“H”电平的信号z时输出中断信号ad。
在上述实施例18中，中断控制电路87被构成为当位数据D4的值为“1”的时候输出中断信号ad，便本实施例的中断控制电路90被构成为在比较电路89已输出了表明位数据D4的值与设定值一致的信号t时，输出中断信号ad，且可以收到与上述实施例18相同的效果。
比如说，在CPU 21的读出信号输出部分22已把“0”设定于比较寄存器88中的情况下，比较器电路89，在位数据D4的值为“0”时，输出“H”电平的信号t；在位数据D4的值为“1”时，输出“L”电平的信号t。因此，在这种情况下，结果变成为，只有在位数据D4的值为“0”的时候，中断控制电路90才输出中断信号ad。对此，在CPU 21的读出信号输出部分22已把“1”设定于比较寄存器88中的情况下，比较电路89在位数据D4的值为“1”时输出“H”电平的信号t；在位数据D4的值为“0”时输出“L”电平的信号t。因此，在这种情况下，结果变成为只有在位数据D4的值为“1”的时候，中断控制电路90才输出中断信号ad。
如在上述所明确的那样，倘采用本实施例19，由于可以根据高位1位的值控制中断信号ad的产生，故可以容易地识别高位1位的位值，同时通过适当地变更设定于比较寄存器88中的值的办法，具有可以变更对数字数据的低位4位数据的数据处理的效果。
实施例20图26的方框图示出了本发明的实施例20的微型计算机的构成，图中，与图25的标号相同的标号表示相同或相当的部分，故不予说明。
91是中断控制电路，在增1器41已输出了表明产生进位的进位信号u时，输出中断信号ad。
在上述的实施例19中，中断控制电路90被构成为使之在比较电路89输出的信号t为“H”电平时输出中断信号ad，但本实施例的中断控制电路91也可以构成为使之在增1器41已输出了表明产生进位的进位信号u时输出中断信号ad，且与上述实施例19具有同样的效果。
实施例21图27是本发明的实施例21的微型计算机的构成的方框图，图中，与图12的标号相同的标号表示相同或相当的部分，故不予说明。
92是中断控制电路，在从加法电路44输出表明产生进位的进位信号w时，输出中断信号ad。
在上述实施例6中，跳越电路45被构成为使之输出具有与加法电路44输出的进位信号w的值对应的值的跳越信号e，但本实施例的中断控制电路92被构成为在加法电路44输出的进位信号w为表明产生进位的信号时输出中断信号ad，并可收到与上述实施例6相同的效果。
实施例22图28的方框图示出了本发明的实施例22的微型计算机的构成，图中与图13的标号相同的标号表示相同或相当的部分，故不予赘述。
93是中断控制电路，在从加法电路48输出表明产生进位的进位信号w时输出中断信号ad。
在上述实施例7中，跳越电路45被构成为使之输出具有与加法电路48输出的进位信号w的值对应的值的跳越信号e，但本实施例的中断控制电路93被构成为使得在加法电路48输出的进位信号w为表明产生进位的信号时，中断控制电路93输出中断信号ad，且可收到与上述实施例7相同的效果。
如上所述，倘采用第1方面的发明，则由于已把微型计算机构成为使之具备当从读出信号输出装置输出读出信号后，则从AD转换装置中，从已存于AD转换装置内的多位的位数据之内取得选通装置取得的位数据之外的所有的位数据，并输出具有与该位数据的值相应的值的控制信号的控制信号输出装置，故具有即便是将被存放于AD转换装置中去的位数据的数目超过了CPU一次所能读出的数目，也可以迅速地识别作为AD变换结果的数字数据的值的效果。
倘采用第2方面的发明，由于已把微型计算机构成为使之具备控制信号输出装置，用于在从指令信号输出装置指令信号后，从AD转换装置中，从已存于AD转换装置中的多位的位数据中，取得除选通装置取得的位数据之外所有的剩下的位数据并输出具有与该位数据的值相应的值的控制信号。故具有即便是要存放于AD转换装置中的位数据的数目超过了CPU一次所能读出的位数，也可以迅速地识别作为AD转换结果的数字数据的值的效果。
倘采用第3方面的发明，由于微型计算机已具有控制信号输出装置，用于在从指令信号输出装置输出了表明已执行了跳越指令的指令信号后，就从AD转换装置中，在已存于AD转换装置中的多位的位数据之内，取得除选通装置取得的位数据之外的所有的剩下的位数据，并输出具有与该位数据的值相应的值的控制信号，故具有即使是要存放于AD转换装置中的位数据的数目超过CPU一次所能读出的位数，也可以迅速地识别作为AD转换结果的数字数据的值的效果。
倘采用第4方面的发明，由于微型计算机已具备有控制信号输出装置，用于在从指令信号输出装置输出了表明已执行了增1指令的指令信号后，从AD转换装置中，从已存于AD转换装置之内的多位的位数据中取得除去选通装置取得的位数据之外的所有的剩下的位数据并使之增1，输出具有与有无产生进位相对应的值的控制信号。所以具有即使是要存于AD转换装置中去的位数据的数目超过了CPU一次所能读出的位数，也可以迅速地识别作为AD转换结果的数字数据的值的效果。
倘采用第5方面的发明，由于微型计算机已具备有控制信号输出装置。用于在从指令信号输出装置输出了表明已执行加法指令的指令信号后，从AD转换装置中，从已存于AD转换装置中的多位的位数据之内取得除选通装置取得的位数据以外的所有剩下的位数据的同时，给该位数据加上规定值，并输出具有与有无产生进位相对应的值的控制信号，故具有即使是要存放于AD转换装置中的位数据的数目超过了CPU一次所能读出的位数，也可以迅速地识别作为AD转换结果的数字数据的值的效果。
倘采用第6方面的发明，由于微型计算机已具备有控制信号输出装置，用于在从AD转换装置输出了AD转换结束信号后，从AD转换装置中，从已存于AD变换装置中的多位的位数据之内，取得除选通装置取得的位数据之外的所有剩下的位数据并输出具有与该位数据的值相对应的值的控制信号，所以具有即使是要存于AD转换装置中去的位数据的数目超过了CPU一次所能读出的位数，也可迅速地识别作为AD转换结果的数字数据的值的效果。
倘采用第7方面的发明，由于已把选通装置构成为使得在读出信号表明要从已存在于AD转换装置中的多位的位数据之内读出低位几位的位数据的时候，从AD转换装置中取得低位几位的位数据并输出至数据总线上去，而当读出信号表明要从已存于AD转换装置中多位的位数据内读出高位几位的位数据时，从AD转换装置中取得高位几位的位数据并输出至数据总线上去，故具有可根据情况适当地变更介以数据总线读入的位数据的效果。
倘采用第8方面的发明，由于已把控制信号输出装置构成为使之判断从AD转换装置所取得的位数据的值是否与规定值一致，并输出具有与该判断结果相对应的值的控制信号，故具有可根据情况适当变更介以数据总线读出的位数据的效果。
倘采用第9方面的发明，由于控制信号输出装置已具备有当从读出信号输出装置输出读出信号后，取出并保存已存于AD转换装置中的多位的位数据中，除去选通装置取得的位数据之外的位数据，故具有即便是在已输出了读出信号之后，输出跳越指令信号之前使下一AD转换结束并把新的AD转换结果写到AD转换装置中去，也可以正确识别作为上次的AD转换结果的数字数据而不会丢失的效果。
倘采用第10方面的发明，由于已构成为使得CPU在程序的执行中执行指示强制性地无视剩下的位数据的指令时，数据识别装置仅仅根据选通装置输出的位数据识别数字数据的值，故具有在可以无视高位1位或低位1位之类的情况下可以简化数字数据的识别处理的效果。
倘采用第11方面的发明，由于已把数据识别装置构成为使之根据已从控制信号输出装置输出的控制信号跳过程序的指令，故具有即便未介以数据总线读入高位1位的位数据等等，也可以识别数字数据的值的效果。
倘采用第12方面的发明，由于已构成为使得控制信号输出装置根据剩下的位数据的值输出中断地址，CPU执行由该中断地址指定的中断程序，故具有即便是未介以数据总线读入高位1位的位数据等等，也可识别数字数据的值的效果。
权利要求
1.一种微型计算机，其特征在于包括AD转换装置，用于把模拟数据转换成数字数据，同时存放构成该数字数据的多位的位数据；读出信号输出装置，用于在对已存放于上述AD转换装置中的数字数据的值进行识别时输出读出信号；选通装置，用于在对来自上述读出信号输出装置的读出信号作出响应后，从上述AD变换装置中，从已存于上述AD转换装置中的所有的位数据中取得高位或低位几位的位数据并进行输出；控制信号输出装置，用于在对来自上述读出信号输出装置的读出信号作出响应后，从已存于上述AD转换装置中的所有的位数据中取得上述选通装置取得的位数据以外的所有的剩下的位数据并输出具有与该位数据的值对应的值；数据识别装置，用于根据上述选通装置输出的位数据和上述控制信号输出装置输出的上述控制信号识别上述数字数据的值。
2.一种微型计算机，其特征在于包括AD转换装置，用于把模拟数据转换成数字数据，同时存放构成该数字数据的多位的位数据；读出信号输出装置，用于在对已存放于上述AD转换装置中的数字数据的值进行识别之际输出读出信号；指令信号输出装置，用于在该微型计算机执行与上述数字数据有关连的规定指令时输出指令信号；选通装置，用于在对来自上述读出信号输出装置的读出信号作出响应后，从上述AD转换装置中，从已存于上述AD转换装置的所有的位数据中，取得并输出高位或低位几位的位数据；控制信号输出装置，用于在对来自上述指令信号输出装置的指令信号作出响应后，从上述AD转换装置中，从已存于上述AD转换装置中的所有的位数据中，取得除上述选通装置所取得的位数据之外的所有剩下的位数据，并输出具有与该位数据的值对应的值的控制信号；数据识别装置，用于根据上述选通装置输出的位数据和上述控制信号输出装置输出的控制信号，识别上述数字数据的值。
3.如权利要求2所述的微型计算机，其特征是上述规定的指令是跳过下一条应执行的指令的跳越指令。
4.如权利要求2所述的微型计算机，其特征是上述规定的指令是使上述数字数据的上述剩下的位数据的值增1的增1指令。
5.如权利要求2所述的微型计算机，其特征是上述规定的指令是给上述数字数据的上述剩下的位数据的值加上某一恒定值的加法指令。
6.一种微型计算机，其特征在于包括AD转换装置，用于把模拟数据转换成数字数据的同时，存放构成该数字数据的多位的位数据，并输出AD转换结束信号；读出信号输出装置，用于在对已存放于上述AD转换装置中的数字数据的值进行识别之际输出读出信号；选通装置，用于在对来自上述读出信号输出装置的读出信号作出响应后，从上述AD转换装置中，从已存于上述AD转换装置中的所有的位数据中取得并输出高位或低位几位的位数据；控制信号输出装置，用于在对来自上述AD转换装置的AD转换信号作出响应后，从已存放于上述AD变换装置中的所有的位数据中取得除上述选通装置所取得的位数据以外的所有的剩下的位数据，并输出具有与该位数据的值对应的值的控制信号；数据识别装置，用于根据上述选通装置输出的位数据和上述控制信号输出装置输出的上述控制信号识别上述数字数据的值。
7.如权利要求1～6之内任一权利要求所述的微型计算机，其特征是从上述读出信号输出装置输出的读出信号相应于该微型计算机对数字数据的高位或低位中的某一多位的位数据进行识别而具有不同的值；上述选通装置，在读出信号表明微型计算机对数字数据的高位几位的位数据进行识别的情况下，取得已存放于上述AD转换装置中的高位几位的位数据，而在读出信号表明微型计算机对数字数据的低位几位的位数据进行识别的情况下，取得已存放于上述AD转换装置中的低位几位的位数据。
8.如权利要求7所述的微型计算机，其特征是上述控制信号输出装置判定从上述AD转换装置已取得的剩下的位数据的值与规定值是否一致，并根据该判定结果设定控制信号的值。
9.如权利要求7所述的微型计算机，其特征是上述控制信号输出装置具有保存已从上述AD转换装置中取得的剩下的位数据的退避寄存器。
10.如权利要求7所述的微型计算机，其特征是上述数据识别装置，在该微型计算机在程序的执行中执行指令强制性地无视上述剩下的位数据的指令时，仅仅根据上述选通装置输出的位数据识别数字数据的值。
11.如权利要求7所述的微型计算机，其特征是上述数据识别装置依据已从上述控制信号输出装置输出的控制信号的值判定是否跳过程序的指令。
12.如权利要求7所述的微型计算机，其特征是已从上述控制信号输出装置输出的控制信号给出了中断地址，并执行由该中断地址指定的中断处理程序。
全文摘要
在存于AD寄存器1中的位数据D0～D4的数目已超过了CPU2一次所能读出的位数的情况下,因为不能一次读出已存于AD寄存器1中位数据D0～D4的值,由于必须分成两次以上读出,故存在着不能迅速地识别作为AD转换结果的数字数据的问题。本发明解决这一问题的方法是:当从读出信号输出部分22输出低位4位读出指令信号c时,跳越电路25把与存于AD寄存器1中的位数据D0～D4中的高位2位数据D4的值对应的跳越信号e输出至CPU21中去。
文档编号G06F9/302GK1178346SQ9710256
公开日1998年4月8日 申请日期1997年2月25日 优先权日1996年10月1日
发明者藤井岳志 申请人:三菱电机半导体软件株式会社, 三菱电机株式会社