专利名称：图像产生装置的制作方法
技术领域：
本发明涉及图像产生装置，特别涉及利用计算机的视频设备中使用的图像生成装置，例如图形计算机，特技装置或视频游戏机。
在利用计算机图形的设备中，例如视频游戏机、个人计算机或图形计算机，为了形成图像数据或形成输出到并显示在电视接收机、监视接收机或阴极射线管(CRT)显示装置的图像，要执行几何处理或成像处理。几何处理单元执行坐标转换，剪切或光源计算，而成像处理单元要根据顶点的颜色数据及表示深度的Z值，考虑形成多边形的所有像素的颜色和Z值，把像素数据写入图像存储器。
为了实现这种处理，特别是上面所述的成像处理，采用绘制处理电路或绘制引擎，绘制引擎通常利用把形成的像素直接写到图像存储器的方法。
而且，图像的绘制速度受到由绘制引擎到图像存储器写速度的影响。这样，图像存储器存取速度慢，绘制速度就降低。因此，如果为了增加绘制速度，使用昂贵的高速存储器作为大容量图像存储器，系统的成本会过高地增长，而如果使用低价的动态随机存取存储器(DRAM)，系统的绘制速度降低。
可以想象，在绘制引擎和图像存储器之间提供一个对应DRAM页面的缓冲存储器，且只使用高速成组传输访问图像存储器，然而，如果绘制数据出现在缓冲存储器容量范围内跨接页边缘的链区中，则导致低的效率。
鉴于上述问题，本发明提供一种图像产生装置，从而，即使使用低价存储器，如DRAM，也可以保持高绘制速度。
发明的内容本发明提供一种图像产生装置，用于根据图像信息利用绘制处理装置形成图像显示用的像素数据，并把形成的像素写到对应于显示屏的图像存储器上。图像产生装置包括一存储器，用于暂时存储来自绘制处理装置的数据，一个高速缓冲存储器，设在存储器和图像存储器之间以及一个高速缓冲控制装置，用于按存储器的内容控制高速缓冲存储器的读写。
在本发明的图像产生装置中，高速缓冲控制装置根据存储器的内容成组装载图像存储器的同一页中的数据。
在本发明的图像产生装置中，为了根据绘制处理装置的输出执行操作，在存储器和高速缓存之间设置了一个操作装置。
在本发明的图像产生装置中，存储器是一个FIFO存储器。
在本发明的图像产生装置中，图像存储器是一个帧存储器。
在本发明的图像产生装置中，操作装置根据绘制处理装置的输出实现Z-缓冲(Z-buffer)处理。
在本发明的图像产生装置中，操作装置根据绘制处理装置的输出实现抗混淆处理。
在本发明的图像产生装置中，操作装置根据图绘制处理装置的输出，实现筛选处理。
在本发明的图像产生装置中，操作装置根据绘制处理装置的输出实现α-混合。
在本发明的图像产生装置中，操作装置根据绘制处理装置的输出实现半透明处理。
在本发明的图像产生装置中，操作装置根据绘制处理装置的输出实现像素重排列处理。
根据本发明的图像产生装置，由绘制处理装置如绘制引擎形成的图像数据暂时存储在存储器中，如FIFO存储器，一快速的高速缓存被设在FIFO存储器和帧缓冲器之间，FIFO存储器的内容通过高速缓存控制装置被预先读出，以控制对高速缓冲存储器的读/写。因此，如果低价的存储器如常用的DRAM用来作为帧缓冲器，经过高速缓存可实现高速存取，以改进绘制效率。这时，可以高效地集体读和写一页帧缓冲器的数据，以实现快速存取。
在FIFO存储器和高速缓存之间的操作装置，用于实现Z缓冲处理，抗混淆处理，各种筛选操作，α-混合处理，半透明处理或像素重排列处理。
附图的简要说明
图1为本发明的一个实施例的原理性结构框图，其中的图像产生装置被用于视频游戏机中。
图2为图形处理器的结构的框图，图形处理器是根据本发明的图像产生装置中的图像处理装置。
图3为本发明装置在绘制引擎的主要部分和图像产生装置的帧缓冲器之间结构的框图。
图4显示了在FIFO存储器中数据结构的例子。
图5显示了在高速缓存器中数据结构的例子。
图6为在绘制引擎和帧缓冲器之间设置了缓冲存储器时的操作。
图7显示了一个普通高速缓冲存储器中的数据结构。
图8显示了在绘制引擎的主要部分和帧缓冲器之间设置通常的高速缓冲存储器时的原理性结构框图。
图9显示了图8所示的结构的操作流程图。
图10说明了把绘制数据串写到帧缓冲器中的操作。
图11是一个流程图，说明了按图3的结构通过高速缓存控制器对FIFO存储器进行的第一次读操作。
图12是一个流程图，说明了按图3的结构通过高速缓控制器对高速缓冲存储器的读/写操作。
图13是图3的操作装置的特定例子的方块电路图。
图14是图13的操作装置的特定例子的电路图。
图15是本发明实施例的视频游戏机的平面视图。
图16是视频游戏机的后视图。
图17是视频游戏机的侧视图。
图18是装载在视频游戏装置上的CD-ROM的平面视图。
实现本发明的最佳方式参考附图，下面详细说明本发明的优选实施例。图1示出根据本发明的视频游戏机作为图像产生装置的原理性结构。
图1所示的视频游戏机读出和执行存储在辅助存储装置如光盘中的游戏程序，以根据用户发出的指令执行游戏。
具体地，这种视频游戏机具有两类总线，即主总线1和子总线2，主总线1和子总线2经过总线控制器16被互相连结。
主总线1上连结有由微处理器组成的中央处理单元(CPU)11，由随机存取存储器(RAM)组成的主存储器12，主动态存储器存取控制器或主DMAC13，MPEG解码器14和图像处理单元或图形处理单元(GPU)15，子总线2上连接有由微处理器组成的辅助中央处理单元或子CPU 21，由随机存取存储器(RAM)组成的辅助存储器，辅助动态存储器存取控制器或子DMAC 23，其中存储有程序例如操作系统的只读存储器(ROM)24，声音处理单元(SPU)25，通信控制器或异步传送模式(ATM)26，辅助存储装置27，输入装置28和CD-ROM驱动器30。
总线控制器16是主总线1上的一种装置，用于在主总线1和子总线2之间进行转换，并在初始化状态时是打开的(opened)。
主CPU 11是主总线1上的一种装置，并通过主存储器12上的程序操作，由于总线控制器16在起动时是打开的，主CPU 11从子总线2上的ROM24中读出引导程序，以便在主存储器12上或子总线2上的装置上，通过CD-ROM驱动器30从CD-ROM上装载应用程序和所需要的数据，在主CPU11上装载了一个几何变换引擎(GTE)17，以实现如坐标转换的处理，该GTE17具有并行计算机制，以便并行地执行多个计算处理操作，并对CPU 11的计算处理请求作出响应，以便对例如坐标转换，光源计算，矩阵或向量运算实现快速处理运算。根据GTE 17计算处理运算的结果，主CPU 11把三维模型定义为基本单元图形如三角形或四边形的组合，为了绘制三维图像，以公式来表示与每个多边形相关的绘制命令，且将绘制命令打包，以便把结果命令包传送到GPU 15中。
主DMAC 13是主总线1上的装置，用来实现控制例如在主总线1上各装置的DMA传送，若总线控制器16是打开的，主DMAC 13也控制子总线2上的装置。
GPU 15是主总线1上的一个装置，起成像处理器的作用，GPU 15分析从主CPU 11或主DMAC 13送出的命令包形式的绘制命令，根据指定深度的Z值和形成多边形的所有像素的颜色值，在作为图像存储器的帧缓冲器18中实现写像素数据的成像处理。
MDEC 14是一个同主CPU可并行操作的I/O连结装置及在总线1上作为图像扩展引擎的装置。MDEC 14解码用正交变换，如离散余弦变换压缩和编码的图像数据。子CPU 21是子总线2上根据子存储器22上的程序操作的装置。
子DMAC 23是子总线2上的装置，用来控制如子总线2上装置的DMAC传送，该子DMAC 23只在总线控制器16被关闭时才能获取总线控制权。
SPU 25是子总线2上起声音处理器作用的装置。SPU 25响应来自子CPU 21或子DMAC 23作为命令包送出的声音命令，按照命令包从声音存储器29读出声音源数据，输出读出数据。
ATM 26是子总线2上的通信装置。
辅助存储器装置27是子总线2上的输入输出装置，由不挥发存储器例如快闪存储器组成，该辅助存储器装置27用来暂存存储器数据，如游戏进展或得分。
输入装置28是由其它一些设备组成的输入装置，如在子总线2上的控制板，人机接口，例如鼠标器，图像输入或语音输入。
CD-ROM驱动器30是子总线2上的数据输入装置，用来从CD-ROM复制应用程序和所需的数据。
也就是在上面所述的视频游戏机中，几何处理系统执行几何处理，如坐标变换，剪切或光源计算。为了绘制三维图，以公式来表示由基本单元图形(多边形)如三角形或四边形的组合而定义的三维模型的绘制命令，且把同每个多边形相关的绘制命令作为命令包送到主总线1，这些功能由主总线1上的主CPU 11和GTE 17形成。另外，成像处理系统由GPU 15组成，此成像处理系统根据几何处理系统中的绘制命令，制订每个多边形的像素数据，以写入帧缓冲器18，用成像处理方法在帧缓冲器18中绘制图。
参考图2所示的GPU 15的详细结构，GPU 15包括一个连到主总线1上的包引擎31并通过预处理器32实现写入帧缓冲器18中的每个多边形像素数据的成像处理，还包括绘制引擎33，它根据来自主CPU 11或主DMAC的作为命令包通过主总线1送到包引擎31的绘制命令，读出在帧缓冲器18中所绘图像的像素数据，并把所读出的像素数据作为视频信号经CRT控制器34提供给电视接收机或监视器接收机(未示出)。
包引擎31产生一个命令包，通过主总线1从主CPU 11或主DMAC 13转送到寄存器(未示出)。
预处理器32根据按命令包送给包引擎31的绘制命令形成多边形数据，并实现预置的预处理。如在后面将说明的对多边形数据的多边形分割，同时产生各种数据，如绘制引擎33所需的各个多边形的顶点坐标信息，如纹理或MIP映射纹理地址信息，或如像素分解用的控制信息。
绘制引擎33包括分别连到预处理器32上的N个多边形引擎33A1，33A2，......33AN；分别连到多边形引擎33A1，33A2，......33AN上的N个纹理引擎33B1，33B2，......33BN；连到纹理引擎33B1，33B2，......33BN的第一总线转换器33C；连到第一总线转换器33C的M个像素引擎33D1，33D2，......33DM；连到像素引擎33D1，33D2，......33DM的第2总线转换器33E；连到第二总线转换器33E的纹理高速缓存33F和连到纹理高速缓存33F上的CLUT高速缓存33G。
在绘制引擎33中，N个多边形引擎33A1，33A2，......33AN根据预处理器32对多边形数据的预处理，按绘制命令顺序地产生多边形，以便从一个多边形到另一个多边形实现并行浓淡处理。
N个纹理引擎33B1，33B2，......33BN在由多边形引擎33A1，33A2，......33AN产生的每个多边形上，基于从纹理高速缓存33F经彩色查找表(CLUT)高速缓存33G提供的纹理数据，并行地实现纹理映射或MIP映射处理。
预处理器32预先提供地址信息如附加到由N个纹理引擎33B1，33B2，......33BN处理的多边形上的纹理或MIP映射纹理给纹理高速缓存33F。根据上面的地址信息，所需的纹理数据从纹理区传送到帧缓冲器18，在纹理绘制期间要涉及的CLUT数据从CLUT高速缓存33G传送到帧缓冲器18的CLUT区。
由N个纹理引擎33B1，33B2，......33BN通过纹理映射或MIP映射处理的多边形数据，经第一总线转换器33C传到M个像素引擎33D1，33D2，......33DM。
M个像素引擎33D1，33D2，......33DM执行各种图像处理操作，如并行地进行Z缓冲器处理或抗混淆处理，以形成M个像素数据。
由M个像素引擎33D1，33D2，......33DM形成的M个像素数据经第二总线转换器33E被写到帧缓冲器18中。
第二总线转换器33E从预处理器32中得到像素分解控制信息，第二总线转换器33E根据上述控制信息，从M个像素引擎33D1，33D2，......33DM产生的M个像素数据中选择L个像素数据，执行像素分解处理功能，用符合作为存取单元的帧缓冲器18中的多边形形状的M个存储地址，写M个像素数据。
绘制引擎33根据预处理器32预处理的多边形数据，在帧缓冲器18中产生和写入每个多边形的全部像素数据，以通过绘制命令，在帧缓冲器18上，绘制由多边形组合定义的图像。帧缓冲器18的图像的像素数据被读出并通过CRTC 34作为视频信号提供给电视接收机或监视器接收机(未示出)。
图3说明了在绘制引擎33的主要部分和帧缓冲器18之间的图示性结构。
在图3中，绘制引擎33的主要部分101对应于图2所示的像素引擎33D1，33D2，......33DM的结构的上部，每个像素引擎33D1，33D2，......33DM包括如图3所示的先进先出(FIFO)存储器102，操作装置103，高速缓存104和高速缓冲控制器106，绘制引擎的主要部分101输出将要绘制的像素数据，并且把像素数据送到FIFO存储器102，暂时存储在其中，该FIFO存储器102能如后面所说明的那样，预读存储器的内容，并通过高速缓冲控制器106控制预读。
在FIFO存储器102中被写入数据或图4中作为例子所示结构的命令，其中OPR表示操作码，X，Y和Z表示坐标值，R，G和B以及α表示颜色值，W表示写允许标记，操作码OPR由如6位b0到b5组成，其中位b0用1或0指示是否形成了α混合，而位b2用1或0指示是否Z缓冲器被使用。位b2和b3分别表示在纵向和横向的倍乘因子，分别用0和1来表示因子1和2。如果b2是1，Y是2的倍乘因子，根据2个纵向像素绘制2个纵向像素。如果b3是1，X是2的倍乘因子，根据2个横向像素绘制横向像素。位b5和b4用于选择筛选或抗混淆。如果位b5和b4是00，01，10或11，则分别执行直接绘制，抗混淆，类型1的筛选及类型2的筛选。
图3的操作装置103由以后将要说明的一个比较器或功能器组成，且从FIFO存储器102中读出像素去执行像素所需的Z值的操作和比较。而且，操作装置103执行写，Z缓冲器处理，混合，半透明处理，抗混淆，各种筛选及像素重排列操作。高速缓存104利用低价存储器如普通的随机存取存储器(DRAM)，进行与下一级帧缓冲器105的成组传送。
图5显示了高速缓冲存储器的数据结构，其中Tag是由页地址Page和列地址Col组成的标记(tag)区或域，DT是数据区，S和V是标志(flag)区，指示标记和数据是否有效，而RC是请求计数区，指示数据访问请求的计数值，帧缓冲器105等效于图1和2中的帧缓冲器18，这一行用通常具有2行或多行存储器容量的高速缓存104的一行来称呼。通常，标记区的页地址Page和列地址Col分别表示行地址或列地址或帧缓冲器105的高位地址。
高速缓存控制器106是一种控制装置，用来控制高速缓冲存储器104，高速缓存控制器106发出指令预先检查FIFO存储器102的内容，了解所需的数据区，如果在高速缓冲存储器104中有足够空余区，高速缓存控制器发出指令，重新排列数据区出现的数据顺序，并成组访问(例如DRAM)同一帧缓冲器105中的同一页，高速缓存控制器106亦发送指令，把高速缓存控制器104的数据共同传送到帧缓冲器105，以使DRAM的字边界或页的边界不横越，结果访问的次数和访问的时间将缩短，高速缓存控制器106的操作将在下面说明。
利用上述图像产生装置，绘制引擎的绘制效率能得到改进，而Z缓冲器，抗混淆，各种筛选操作，α混合，半透明性处理或像素的重排列处理能有效地实现。
在对上面实施例方法作更详细说明之前，先说明通过绘制引擎在帧缓冲器中写像素数据的有关技术和参考例。
当绘制引擎直接访问帧缓冲器时，绘制的速度由帧缓冲器存取速度决定，因此，需要昂贵的高速大容量存储器，如果用通常的低价的DRAM作为帧缓冲器，绘制速率如同前面所说的那样被放慢。
假定在绘制引擎和帧缓冲器之间提供能够高速成组传送的缓冲存储器，例如，假设缓冲存储器107具有的容量对应于帧缓冲器105的一行，也即是图6中一页，绘制数据串L1，L2，L3和L4由绘制引擎相继地绘制。在这种情况下，绘制数据串L1，L3和绘制数据串L2，L4分别被绘制在帧缓冲器105的区105a和105b中。
绘制引擎在缓冲器存储器107中写绘制数据串L1之前，帧缓冲器105的区域105a中的数据被读出，也就是通过成组传送被装载到缓冲器存储器107。当绘制下一个绘制数据串L2时，缓冲存储器107的内容通过成组传送被写到区域105a，而帧缓冲器105的区域105b的数据被读(装载)到缓冲存储器107。然后，绘制数据串L2被写到缓冲存储器107，当绘制下一个绘制数据串L3时，缓冲存储器107的内容被写到帧缓冲器105的区域105b，且接着区域105a的内容以成组传送方式读到帧缓冲器107，绘制数据串L3被写到紧跟着绘制数据串L1下面的位置，当绘制下一个绘制数据串L4时，在帧缓冲器107中的绘制数据串L1，L3被写到帧缓冲器105的区域105a中。然后，区域105b的内容被写到帧缓冲器107，且绘制数据串L4被写到紧接着绘制数据串L2下面的位置上。
在利用缓冲存储器107的结构中，由于帧缓冲器的访问频繁地出现，成组传送的高速访问的效果偶然不能充分地被显现。
建议在绘制引擎101的主要部分和帧缓冲器105之间，设置如图7所示结构的高速缓冲存储器108，如图8所示。高速缓冲存储器108通过高速缓冲控制器109控制它的数据读写。尽管图7的存储器结构基本上类似于图5，它只用一个V(有效)标志，如同通常的高速缓冲存储器结构。
如果(采用这种高速缓冲存储器108)绘制数据串L1，L2，L3和LA被绘制引擎101相继绘制，帧缓冲器105的区域105a的数据作为高速缓冲存储器108的数据DT(0)的内容被读出(装载)，绘制数据串L1，L3作为数据DT(0)而写入。另外，帧缓冲器105的区域105b的数据作为数据DT(1)的内容被读出，且接着写入绘制数据串L2，L4。这就能在帧缓冲器105的区域105a中作为数据DT(0)集体读/写绘制数据串L2，L4，同时允许在帧缓冲器105的区域105b中作为数据DT(1)集体读/写绘制数据串L2，L4，从而减少了访问帧缓冲器105的次数，确保高速绘制。
由图8的高速缓冲控制器109进行的控制操作算法的示例将参考图9予以说明。
在图9中，在第一步S201，高速缓冲存储器108的所有行的V标志被置成0。然后过程进行到步S202，以设置准备状态，直到绘制引擎请求存储器访问。如果需要存储器访问，过程进行到步S303，去查找高速缓冲存储器108的所有行中的一行，在这行中V标志为1及要求地址的高位符合标记Tag。在下一步S204，检查是否该行已经找着，如果检查结果是NO，过程进行到步S205，否则过程进行到步S209，在步S205，查找具有V标志为0的一行。如果检查结果是NO，过程进行到S207，否则过程进行到步S208，在步S207，该行从高速缓冲存储器108中选出且把数据区的内容DT写到用标记Tag指示的帧缓冲器的地址位置上。在对这行设置V-标志以后，过程进行到步S208，在步S208，对在步S206上找着的具有V标志为0的行或它的V标志在步S207已被设置为0的行，从帧缓冲器105拷贝对应于绘制引擎101要求的存储器访问地址的数据。行的V标志被置为1并且地址的高位拷贝到行的标志区。随后，过程进行到步S209，在步S209绘制引擎101访问高速缓冲存储器108的该行，此后过程返回到步S202。
根据图7到9所说明的实施例，有效地实现从绘制引擎101访问高速的高速缓冲存储器108，而对帧缓冲器105访问操作的次数被减少，从而能高速绘制。
在上面安排中，如果对应于高速缓冲存储器的绘制数据串L1到L4被相继绘制，当对帧缓冲器105写入紧挨着绘制数据串L1的绘制数据串L2时，需要页转换。同样，当分别紧挨着绘制数据串L2和L3写绘制数据串L3和L4时，也需要页转换。因此，总计需要4个页的访问操作，其中包括写第一个绘制数据串L1的页转换，在采用通常的DRAM的帧缓冲器中已知，在同一页中，这种称作为连续数据读/写的高速页方式能得到高速数据传输，而采用页指定访问则变得耗时。因此，为了如图10所示的顺序绘制绘制数据串L1到L4，需要用页指定4种访问操作，这样就降低了绘制速度。
在图3所示的实施例中，除了高速缓冲存储器104外，还提供了FIFO存储器。FIFO存储器102的内容通过高速缓冲控制器106被预先读出，并且在帧缓冲器105中的同一页被集体访问，以便进一步提高绘制速度。
图11中显示了用高速缓冲控制器106进行预读控制的算法的示例。而图12显示了对高速缓冲存储器104的读写控制的例子。
在图11中的第一步S211，高速缓冲存储器104的所有行的S标志和V标志均设置成0。而指示在FIFO存储器中命令的指针P设置到前导位置。在图11和12中，指示高速缓冲存储器104的各行的变址(index)变量设置成i或j。而行i的S标志和V标志的内容分别设置成S(i)和V(i)，在步S211，对所有i值S(i)和V(i)设置成0。
在步S212，检查是否一命令已经写在FIFO存储器102的指针P的位置。如果检查结果是NO，过程回到步S212。否则，过程进行到步S213。
在步S213，对应于标记的地址，如页地址和列地址，根据指针P的位置命令的操作码OPR和坐标X和Y，作为标记变量tag_in被形成和写入。
在下一步S214，检查高速缓冲存储器104中对i的所有值是否标记tag(i)是标记变量tag_in的内容，以及是否存在其S标记S(i)为1的i，这相当于判断是否相关地址的数据是在高速缓冲存储器中，或者是否对同一标记具有任何访问请求登记行。如果在步S214上检查的结果是NO，过程进行到步S215，否则，过程进行到步S220。
在步S215，检查是否存在着S标记S(i)是0的i。如果检查的结果是NO，处理转向步S216，否则，处理转向步S218，这相当于判断数据是有效的但是已经绘制，并判断是否存在无请求的行，即是否存在任何高速缓存入口，如果在步S216的检查结果是YES，处理转向步S217，否则处理转向步S221。
在步S217，对上面i值的行，数据DT(i)传送到并写入帧缓冲器105中由标记tag(i)指定的地址位置的存储器内容MEM(tag(i))中。
在下一步S218，标记变量tag_in被写入高速缓冲存储器104中由tag(i)指定的上面行i中。S标志S(i)和V标志V(i)分别被设置成1和0。而请求计数RC(i)设置成1。这相当于对访问请求的新登记。
在下一步S219，FIFO存储器102的指针P被增加到下一个命令位置。然后过程返回到上面步S212。
如果步S214的结果是YES，在步S220，高速缓冲存储器104的行i或高速缓存入口的访问请求计数RC(i)增加为(RC(i)+1)，然后过程进行到步S219。
如果步S214的结果为NO，在高速缓冲存储器104上无空间，结果过程进入步S221上的准备(等待)状态，在返回到步S213之前，等待通过高速缓存的读-写控制的处理出现空间。
然后，在图12的高速缓冲存储器104的读/写控制中，在第一步S231，从FIFO存储器102中取出一条命令。在下一步S232，检查是否已经在高速缓冲控制器106中完成命令预读处理，如参考图11所说明的那样，如果步S232的结果是NO，过程进行到步S233等待图11的预读处理，以返回到步S232，如果步S232的结果是YES，过程进行到步S234。
在步S234，通过坐标x，y和从FIFO存储器102中读出的命令的操作码OPR产生作为标记的地址，如页地址和列地址，写到标记变量tag_A中。
在下一步S235中，寻找高速缓冲存储器104中使tag(i)＝tag_A和S(i)＝1的i，这个i的行或高速缓存的入口已经读出，因此当然可以找到。
在下一步S236，检查是否V标记V(i)是0。如果结果是YES过程进行到步S237，否则过程进行到步S238。当访问请求被形成但数据无效时，V(i)变为0。
在步S237，寻找高速缓冲存储器104中所有行中这样一行，对于该行如果指针变量是j，标记tag(j)的页地址(j)等于标记变量tag_A的页地址部分tag_A.Page，S标记S(j)是1，V标记V(j)是0，并且对于满足这个条件的所有j值的各行的数据区，在帧缓冲器105中通过标记tag(i)指定地址位置的存储器内容MEM(tag(j))作为数据DT(j)被写入。这相当于高速地在帧缓冲器105中的同一页中读出(装载)所有请求的数据。
在下一步S238，操作装置103读/写高速缓冲存储器104的行i的数据DT(i)。
在下一步S239，访问请求计数RC(i)被减小(RC(i)-1)，以返回到步S231。
如上所述，高速缓冲控制器106预读FIFO存储器102中的命令，在帧缓冲器105中组合同一页的数据在一起，以高速方式而无需页转换把数据装到高速缓冲存储器104中。例如，在图10中的同一页的绘制数据串L1，L3被组合起来，而绘制数据串L2，L4被组合在一起，以与高速缓冲存储器104执行数据传送，因此，结果页指定访问只需要执行二次，因此，实现访问速度比图8中所示的只利用高速缓冲存储器结构需要4次页指定访问的速度更高。
而且，在图3的操作装置103中，称为缓冲器处理，抗混淆，各种筛选处理，α混合，半透明处理及像素重排列处理，响应从绘制引擎接收的命令而被执行，操作装置103的示例将参考图13予以说明。
在该图中，从绘制引擎的主部分101经过FIFO存储器102取出的命令具有如图4所示的结构，坐标数据X直接地供给转换开关122的固定触点a，且经过具有2倍乘因子的乘法器123供给其固定触点b，而坐标数据Y直接地供给转换开关124的固定触点a，且经过具有2倍乘的乘法器123供给其固定触点b，这些转换开关122，124受命令的操作码OPR的位b3，b2转换控制。转换开关122，124的输出信号被送到高速缓冲存储器104的标记区，作为帧缓冲器105中X-和Y-地址中的X和Y坐标。命令的坐标数据Z表示从视点沿着深度的距离，且被送到比较器125的输入端A，比较器125的另一输入端B馈入高速缓冲存储器104的Z值。这两个输入值彼此比较，实现作为隐藏面处理的Z缓冲器处理。也就是说，比较器125输出的比较结果经过锁存器126，与门127和转换开关129的一个固定端a作为写控制信号写到高速缓冲存储器104。这样得到了对具有Z值对应于高速缓冲存储器104中最近侧的像素的写控制。关于是否应该进行缓冲器处理的控制是通过命令操作码OPR的位b1改变转换开关129来实现的。而写时序在非门128由取出的图13的控制信号同步，并且把这个取出的控制信号送到与门127和转换开关129的固定触点b上。
从高速缓冲存储器104输出的数据作为数据-出被送到操作装置130，它被馈以命令的颜色值R，G，B和用于α混合的系数α，且由命令操作码OPR控制。操作装置130的输出作为数据-入经锁存器131送到高速缓冲存储器104，高速缓冲存储器104的输入数据被写到帧缓冲器105。
操作装置130的图示结构将参考图14予以说明，用于R(红)数据处理的R-操作部分132R的内部结构显示在该图中，用于G(绿)处理的G-操作部分132G或用于B(蓝)处理的B-操作部分132B的内部结构是相似的，为了简化起见没有示出。
图14的R-操作部分132R被馈以从图13的FIFO存储器102取出的命令的R-数据，系数α和高速缓冲存储器104的输出数据数据-出的数据分量(r)及其相邻数据，作为数据馈入命令的操作码OPR的位b0及位b2到b5，命令的R-数据供给乘法器133，以便乘以系数α。而数据输出数据-出的R数据成分送到乘法器134，在乘法器中同减法器135提供的(1-α)相乘。乘法器133，134的输出送到加法器136，以便一起求和。其结果和值被送到转换开关137的固定触点b，命令的R-数据成分(R)提供给转换开关137的固定接触点a。转换开关137由用于控制α混合处理的通-断的操作码OPR的位b0控制通-断，转换开关137的输出被送到由操作码OPR的位b3和b2控制的像素放大电路138。像素放大电路138的输出送到转换开关139的固定触点a。抗混淆电路140，型号1筛选电路141和型号2筛选电路142。抗混淆电路140和筛选电路141，142的输出送到转换开关139的固定端b，c和d。转换开关139被操作码OPR的位b5和b4控制转换，转换开关139的输出被取出作为R-操作部分132B的输出，并同G-操作部分132G和B-操作部分132B的输出一起送到锁存器131，作为图13的操作部分131的输出。
按照本发明的视频游戏机201，如图15的平面视图，图16的前视图和图17的侧视图那样被构成。
尤其是视频游戏机201基本上由主体部件202，和经电缆线227同主体部件202相连结的操作装置217组成，如图15所示，主体部件202的上表面的中部安装了一个盘装载单元203，一个如图18所示的CD-ROM 251装载在其中。盘装载单元203的左边装有一个电源开关205，用来操作接通或关闭装置。还装有一个复位开关204，用来临时复位游戏。盘装载单元203的右边装有一个盘动作开关206，用来相对于盘装载部件203进行装载或卸载CD-ROM 251的操作。
在主体部件202的前面装有连接部分207A，207B，如图16所示。这些连结部分207A，207B装有从操作装置217来的电缆227前端提供的连结端子226，还装有一个连结端子插入部分212，用来连结如存储器卡的记录装置228，及记录/插入部分208，也就是说，每组操作装置217和记录装置228中有两个可连到主体部件202。
图16的前视图显示了这种状态，其中连结端子部分226和记录装置228被装在右边连结部分207B，既没有连结端子部分226，也没有记录装置228装在左边连结部分207A。用于装记录装置228的记录插入部分208上装有挡板209，当在主体部件202上装记录装置228时，挡板209被记录装置228的前端部分推开，以便有效装载。
连结端子部分226有一个隆起的把柄部分231A，起防滑作用。同样地，记录装置228有一个隆起的把柄242A，起防滑作用，参见侧视图17，连结端子部分226的长度L基本上等于记录装置228的长度。
操作装置217具有可用左和右手抓住的支持物220，221，支持物220，221的前桅部分分别装有操作部件218，219，操作部件224，225用两手的食指操作，而操作部分218，219用两手的姆指操作。
在操作部件218和219之间设有一个选择开关222，它可以在游戏期间起选择作用，一个启动开关223，它用于启动游戏。
利用本发明的视频游戏机201，用CD-ROM驱动器30播放装载在盘装载单元203上的CD-ROM 251。操作装置217相当于上面所述的输入装置28，而记录装置228相当于辅助存储器装置27。
本发明并不限于上面所述的实施例，例如操作装置的图示结构并不限于所示的结构，可以是任何其它所要求的结构，如果需要，操作装置亦可以省略。
权利要求
1.一种图像产生装置，用于形成通过绘制处理装置根据图像信息进行图像显示的像素数据，且对应于显示屏幕把形成的像素写到图像存储器中。所述图像产生装置包括一个存储器，用来暂时存储所述绘制处理装置的数据；一个高速缓冲存储器，它被设置在所述存储器和所述图像存储器之间；及高速缓冲控制装置，用来根据所说存储器的内容，控制对所说高速缓冲存储器的读/写。
2.根据权利求1所述的图像产生装置，其中所说的高速缓冲控制装置，根据所说存储器的内容集体加载所说图像存储器的同一页中的数据。
3.根据权利求2所述的图像产生装置，其中一操作装置被设置在所说的存储器和所说高速缓冲存储器之间，以便根据所说的绘制处理装置的输出执行操作。
4.根据权利求2所述的图像生成装置，其中所说存储器是一种FIFO存储器。
5.根据权利求2所述的图像生成装置，其中所说图像存储器是帧存储器。
6.根据权利求3所述的图像生成装置，其中所说的操作装置根据所说绘制处理装置的输出实现Z缓冲器处理。
7.根据权利求3所述的图像生成装置，其中所说的操作装置根据所说绘制处理装置的输出实现抗混淆处理。
8.根据权利求3所述的图像生成装置，其中所说的操作装置根据所说的绘制处理装置的输出实现筛选处理。
9.根据权利求3所述的图像生成装置，其中所说的操作装置根据所说的绘制处理装置的输出实现α-混合。
10.根据权利求3所述的图像生成装置，其中所说的操作装置根据所说的绘制处理装置的输出实现半透明处理。
11.根据权利求3所述的图像生成装置，其中所说的操作装置根据所说的绘制处理装置的输出实现像素重排列处理。
全文摘要
来自绘制引擎101的主要部分的数据被送到且暂时地存储在先进先出(FIFO)存储器102中以暂时存储在其中,并经操作装置103提供到快速的高速缓冲存储器104,在那里以帧缓冲器105执行数据交换。高速缓冲控制器106控制高速缓冲存储器104,以便预读FIFO存储器102的内容并集体对可高速访问的帧缓冲器105中同一页的数据进行读/写。这样使能够用低价帧缓冲器进行快速访问,以提高绘制速度。
文档编号G06T1/20GK1181828SQ9719019
公开日1998年5月13日 申请日期1997年2月6日 优先权日1996年2月6日
发明者広井聪幸, 冈正昭 申请人:索尼计算机娱乐公司