一种基于rtc计时的时钟切换电路的制作方法
【技术领域】
[0001] 本发明涉及硬件设计领域，特别涉及一种基于RTC计时的时钟切换电路。
【背景技术】
[0002] 现有技术的时钟切换电路，在解决时钟切换时，一般产生毛刺和亚稳态问题。在解 决此问题时，基本做法都是对控制信号用要切换的时钟采一拍以上，以避免在时钟切换的 时候产生毛刺和亚稳态。但没考虑到切换过程中时钟会延迟一拍或以上才输出的问题。这 样的时钟在使用RTC计时电路时，会随时钟频率切换变高，而让计时时钟越走越慢。
[0003] 图1是比较常见的时钟切换电路，当sel时钟选择信号由高变为低时，输出clk_ out时钟则由clk_a切换到clk_b，在电路设计中充分考虑到了在时钟切换时避免毛刺和亚 稳态出现。在切换过程中先把clk_b关掉，再把sel选择信号用clk_a时钟上升下降沿各 采一拍。然后再开启clk_a的输出，波形图如图2所示。该电路很好的解决了时钟切换时， 避免掉出现时钟输出出现毛刺和亚稳态的风险。但这种电路则带来在时钟切换时，要延迟 一拍以上才能有时钟输出。如图2所示，虚线a到b之间为时钟输出计时"真空期"。如果 拿这个时钟去做RTC精准时钟计时则会随着切换次数的增加而越来越慢。
【发明内容】
[0004] 基于上述情况，本发明提出了一种基于RTC计时的时钟切换电路，该电路主要通 过两个分频时钟产生器去控制分频出来的待切换的时钟。在进行时钟切换时，分频时钟产 生器利用切换选择信号去调整两个待切换时钟的相位，使得这两个时钟可以在切换点上做 到无延迟无缝切换。
[0005] -种基于RTC计时的时钟切换电路，由两个分频时钟产生器、6个与门、3个或门、3 个反相器、8个D触发器组成；其中，第一反相器输出端分别连接第一与门、第二与门的输入 端；第一与门输出端连接第一触发器的D端；第一触发器的Q端与第二触发器的D端相连； 第二触发器的Q端连接第一或门的输入端；第一或门的输出端和第一时钟分别连接第五与 门的两个输入端；第一中频时钟分别作为第一触发器、第二触发器以及第一分频时钟产生 器的时钟输入端； 第六触发器的端分别和第一与门、第二与门的输入端相连；第二与门输出连接第三触 发器的D端；第一时钟作为第三触发器的时钟输入端；第一时钟经过第二反相器反相后输 出作为第四触发器的时钟输入端；第三触发器的Q端连第四接触发器的D端；第四触发器 的Q端连接第一或门输入端； 时钟选择信号分别连接第三与门、第四与门的输入端；第四与门输出端连接第七触发 器的D端；第七触发器的Q端与第八触发器的D端相连；第八触发器的Q端连接第二或门的 输入端；第二或门的输出端和第二时钟分别连接第六与门的两个输入端；第二中频时钟分 别作为第七触发器DFF7和第八触发器DFF8以及第二分频时钟产生器的时钟输入端； 第四触发器DFF4的端分别和第三与门、第四与门的输入端相连；第三与门输出连接第 五触发器的D端；第二时钟作为第五触发器的时钟输入端；第一时钟经过第三反相器反相 后输出作为第六触发器的时钟输入端；第五触发器的Q端连第六接触发器的D端；第六触 发器的Q端连接第二或门输入端； 第五与门、第六与门分别与第三或门的输入端相连；所述第一中频时钟通过所述第一 分频时钟产生器输出产生所述第一时钟；所述第二中频时钟通过所述第二分频时钟产生 器输出产生所述第二时钟。
[0006] 进一步地，在切换所述第一时钟与所述第二时钟时，根据所述选择信号去调整所 述第一分频时钟产生器产生的时钟相位与所述第二分频时钟产生器产生的时钟相位。
[0007] 进一步地，所述第一时钟与所述第二时钟为低频时钟，分别由第一分频时钟产生 器和第二分频时钟产生器产生。
[0008] 相对于现有技术，本发明提供的一种基于RTC计时的时钟切换电路，主要通过两 个分频时钟产生器去控制分频出来的待切换的时钟。在进行时钟切换时，分频时钟产生器 利用切换选择信号去调整两个待切换时钟的相位，使得这两个时钟可以在切换点上做到无 延迟无缝切换，进而保证了 RTC时钟在多次切换后计时的精准性。
【附图说明】
[0009] 图1是现有的时钟切换电路的结构示意图； 图2是现有的时钟切换电路输出信号的波形图； 图3是本发明一种基于RTC计时的时钟切换电路的结构示意图； 图4是本发明一种基于RTC计时的时钟切换电路输出信号的波形图。
【具体实施方式】
[0010] 以下结合其中的较佳实施方式对本发明方案进行详细阐述。本发明的时钟切换电 路是由两中频时钟分频为低频时钟，作时钟切换的对象为低频时钟。两中频时钟的分频时 钟产生器则在时钟切换时，起到无缝无延时切换的关键作用。
[0011] 图3中示出了一种基于RTC计时的时钟切换电路的结构示意图。
[0012] 一种时钟切换电路，由两个分频时钟产生器、6个与门、3个或门、3个反相器、8个 D触发器组成。
[0013] 第一中频时钟clk_lMhz通过第一分频时钟产生器CLKDIV1输出产生分频低频第 一时钟clk_a;第二中频时钟clk_2Mhz通过第二分频时钟产生器CLKDIV2输出产生分频低 频第二时钟clk_b; 第一反相器II输出端分别连接第一与门A1、第二与门A2的输入端；第一与门A1输出 端连接第一触发器DFF1的D端；第一触发器DFF1的Q端与第二触发器DFF2的D端相连； 第二触发器DFF2的Q端连接第一或门0R1的输入端；第一或门0R1的输出端和第一时钟 clk_a分别连接第五与门A5的两个输入端；第一中频时钟clk_lMhz分别作为第一触发器 DFF1和第二触发器DFF2以及第一分频时钟产生器CLKDIV1的时钟输入端。
[0014] 第六触发器DFF6的石端分别和第一与门A1、第二与门A2的输入端相连；第二与门 A2输出连接第三触发器DFF3的D端；第一时钟〇11^_ &作为第三触发器DFF3的时钟输入端； 第一时钟clk_a经过第二反相器12反相后输出作为第四触发器DFF4的时钟输入端；第三 触发器DFF3的Q端连第四接触发器DFF4的D端；第四触发器DFF4的Q端连接第一或门 0R1输入端。
[0015]时钟选择信号sel分别连接第三与门A3、第四与门A4的输入端；第四与门A4输 出端连接第七触发器DFF7的D端；第七触发器DFF7的Q端与第八触发器DFF8的D端相 连；第八触发器DFF8的Q端连接第二或门0R2的输入端；第二或门0R2的输出端和第二时 钟clk_b分别连接第六与门A6的两个输入端；第二中频时钟clk_2Mhz分别作为第七触发 器DFF7和第八触发器DFF8以及第二分频时钟产生器CLKDIV2的时钟输入端。
[0016] 第四触发器DFF4的|