一种过采样高速串行接收器的制造方法
【技术领域】
[0001] 本发明涉及高速串行接收器领域，更具体地涉及一种超低功耗且具备过采样的高 速串行接收器。
【背景技术】
[0002] 现有的高速串行数据一般具备很高的数据率，通常在Gb/s以上，同时由于传输介 质和EMI等的限制，一般其摆幅较小，这就对高速数据接收器提出了很高的要求，一般必须 同时具备高带宽和高增益，而对于传统的接收器，这两者很难满足，若数据通信为异步模 式，则接收器必须对多相位时钟进行采样，这又加大了接收器的设计难度，同时，其功耗也 会较高，传统的高速接收器已无法满足其低功耗的要求。
[0003] 因此，有必要提供一种同时具备低功耗和过采样功能的高速串行接收器。
【发明内容】
[0004] 鉴于以上内容，有必要提供一种超低功耗和具备过采样功能的高速串行接收器， 该高速串行接收器具有高带宽和高增益，可对高速串行数据进行实时过采样，且功耗很低。
[0005] -种过采样高速串行接收器，所述过采样高速串行接收器包括一正信号输入端、 一负信号输入端、一与所述正信号输入端及所述负信号输入端相连的前置放大器、一与所 述前置放大器相连的过采样接收器、一与所述过采样接收器相连的采样时钟产生器、一正 信号输出端及一负信号输出端，所述前置放大器将所述正信号输入端及所述负信号输入端 输入的差分信号进行放大后输出至所述过采样接收器，所述过采样接收器对所述前置放 大器输入的信号进行过采样并放大后输出至所述正信号输出端及所述负信号输出端，所述 采样时钟产生器，通过正馈震荡生成高速采样时钟，对接收的差分数据进行过采样。
[0006] 相对现有技术，本发明一种过采样高速串行接收器，通过时钟产生器产生具备过 采样能力的高频时钟，其过采样时钟完全由接收器自身产生，不需要额外的时钟电路，且该 时钟可以根据输入数据进行实时开启和关断，从而实现了低功耗，同时，该高速串行接收器 采样了快速锁存器，实现了信号的快速采样和放大，故该高速串行接收器具有高带宽和高 增益，可对高速串行数据进行实时过采样，且功耗很低。
【附图说明】
[0007] 图1为本发明一种过采样高速串行接收器较佳实施方式的系统框图。
[0008] 图2为本发明一种过采样高速串行接收器较佳实时方式的电路图。
【具体实施方式】
[0009] 现在参考附图描述本发明的实施例，附图中类似的元件标号代表类似的元件。如 上所述，本发明提供了一种过采样高速串行接收器，具有高带宽和高增益，可对高速串行数 据进行实时过采样，且功耗很低。
[0010] 请参考图1，图1为本发明一种过采样高速串行接收器的系统框图。所述过采样高 速串行接收器包括一正信号输入端INP、一负信号输入端INN、一与所述正信号输入端INP 及所述负信号输入端INN相连的前置放大器、一与所述前置放大器相连的过采样接收器、 一与所述过米样接收器相连的米样时钟产生器、一正信号输出端0UTP及一负信号输出端 0UTN。所述过采样接收器包括一输入管、一正馈回路及一时钟采样电路。
[0011] 请同时参考图2所示的本发明过采样高速串行接收器的电路图，其包括一第一晶 体管Ml、一第二晶体管M2、一第三晶体管M3、一第四晶体管M4、一第五晶体管M5、一第六晶 体管M6、一第七晶体管M7、一第八晶体管M8、一第九晶体管M9、一第十晶体管M10、一第 i^一晶体管Ml1、一第十二晶体管M12、一第一电阻R1、一第二电阻R2、一电流源IP、一与 非门AND、一或门0R、一反相器INV、正信号输入端INP、负信号输入端INN、正信号输出端 0UTP、负信号输出端0UTN、一采样控制端SQ、一电源端VDD和一接地端GND;其中，所述第一 晶体管Ml、所述第二晶体管M2、所述电流源IP、所述第一电阻R1和所述第二电阻R2共同 组成前置放大器，负责将所述正信号输入端INP、所述负信号输入端INN输入的差分信号进 行放大，并输出至下一级；所述第三晶体管M3、所述第四晶体管M4、所述第五晶体管M5、所 述第六晶体管M6、所述第七晶体管M7、所述第八晶体管M8、所述第九晶体管M9、所述第十晶 体管M10、所述第十一晶体管Mil、所述第十二晶体管M12共同组成过采样接收器，对前置放 大器输入的信号〇PP、0PN进行过采样并放大后输出至所述正信号输出端0UTP及所述负信 号输出端0UTN;所述与非门AND、所述或门0R、所述反相器INV、所述第五晶体管M5、所述第 六晶体管M6、所述第七晶体管M7、所述第八晶体管M8、所述第九晶体管M9、所述第十晶体管 M10、所述第十一晶体管Mil、所述第十二晶体管M12共同组成采样时钟产生器，通过正馈震 荡生成高速采样时钟，对所述第三晶体管M3和所述第四晶体M4管接收的差分数据进行过 采样，所述采样控制端SQ可以控制采样时钟的开启和关断。在所述过采样接收器中，所述 第三晶体管M3、所述第四晶体管M4组成输入管，负责接收前置放大器的输出OPP、0PN，所 述第五晶体管M5、所述第六晶体管M6、所述第十晶体管M10、所述第十一晶体管Mil组成正 馈回路，比较所述第三晶体管M3、所述第四晶体管M4的漏极信号，并经过快速放大后输出， 由于该正馈回路拥有无限大的直流增益，且其寄生电容很小，故该采样接收器拥有高增益 和高带宽；所述第七晶体管M7、所述第八晶体管M8、所述第九晶体管M9、所述第十二晶体管 M12共同组成时钟采样电路，控制正馈回路的开启和关断，具体为当CLK为低电平时，其正 馈回路关断，此时所述正信号输出端0UTP、负信号输出端0UTN均为高电平，当CLK为高电 平时，其正馈回路开启，所述正信号输出端0UTP、负信号输出端0UTN由所述第三晶体管M3、 所述第四晶体管M4的漏极信号差值决定。
[0012] 所述第一晶体管Ml的栅极与所述正信号输入端INP相连，所述第一晶体管Ml的 漏极、所述第一电阻R1的一端与所述第四晶体管M4的栅极0PN共同连接，所述第二晶体管 M2的栅极与所述负信号输入端INN相连，所述第二晶体管M2的漏极、所述第二电阻R2的一 端与所述第三晶体管M3的栅极0PP共同连接，所述第一晶体管Ml的源极、所述第二晶体管 M2的源极与所述电流源IP的一端共同连接，所述电流源IP的另一端与所述接地端GND相 连，所述第一电阻R1的另一端与所述电源端VDD相连，所述第二电阻R2的另一端与所述电 源端VDD相连；所述第三晶体管M3的漏极与所述第五晶体管M5的源极相连，所述第三晶体 管M3的源极与所述接地端GND相连，所述第四晶体管M4的漏极与所述第六晶体管M6的源 极相连，所述第四晶体管M4的源极与所述接地端GND相连，所述第五晶体管M5的栅极、所 述第十晶体管M10的栅极、所述第十一晶体管Mil的漏极、所述第十二晶体管M12的漏极、 所述第八晶体管M8的漏极、所述与非门AND的一输入端和所述正信号输出端OUTP共同连 接，所述第五晶体管M5的漏极与所述