谐振钟控模式和常规钟控模式之间的转换的制作方法
【技术领域】
[0001]所公开的实施方案涉及集成电路中的时钟分配网络，并且更具体地说涉及将谐振时钟网络从谐振钟控模式切换至常规钟控模式。
【背景技术】
[0002]在现今大多数高性能数字电路中，至少部分地由于连接至时钟网络的寄生电容，时钟分配网络占总功率消耗的相当大的部分。对于大多数电子电路，尤其对于用于移动应用的电子电路来说，减少功率消耗是令人关注的。谐振时钟是减少与时钟分配网络相关联的功率消耗的一种方法。然而，谐振钟控并非在可在许多当前微处理器或其它集成电路系统中使用的全部广泛范围频率下良好运作。
[0003]本发明的公开内容
[0004]在一些实施方案中，方法包括当将时钟网络切换至谐振操作模式时，以交错方式接通将电感器耦接至时钟网络的第一多个开关。
[0005]在一些实施方案中，方法包括当将时钟网络切换出谐振操作模式时，以交错方式关断将电感器耦接至时钟网络的多个开关。
[0006]在一些实施方案中，集成电路包括电感器和第一多个开关，所述第一多个开关形成将电感器选择性耦接至时钟网络的第一开关组。在将时钟网络切换至谐振操作模式时，控制逻辑使开关的接通交错进行。
[0007]在一些实施方案中，集成电路包括电感器和多个开关，所述多个开关将电感器选择性耦接至时钟网络。控制逻辑被配置成在将时钟网络切换出谐振操作模式时，使将电感器连接至时钟网络的开关的关断交错进行。
[0008]在一些实施方案中，非暂态计算机可读介质存储编码集成电路的功能描述的计算机可读数据结构，集成电路包括电感器和第一多个开关，所述第一多个开关形成将电感器选择性耦接至时钟网络的第一开关组。集成电路还包括控制逻辑，所述控制逻辑被配置成在将时钟网络切换至谐振操作模式时使开关的接通交错进行。
[0009]附图简述
[0010]通过参看附图，可以更好地理解本发明，并且可以使本发明的众多目标、特征和优点对于本领域的技术人员来说显而易见。
[0011]图1A示出支持谐振钟控和常规钟控二者的谐振时钟系统的实施方案。
[0012]图1B示出支持谐振钟控和常规钟控二者的谐振时钟系统的实施方案。
[0013]图2示出与图1A的实施方案相关联的示例性波形。
[0014]图3示出具有驱动时钟网络的多个时钟驱动器和连接至时钟网络的多个电感器的谐振时钟系统的实施方案。
[0015]图4A示出根据实施方案的开关组的实例。
[0016]图4B示出与图4A的开关组相关联的控制信号的断言的示例性定时。
[0017]图4C示出分配至开关组中的每个开关的开关组400的一部分的实例。
[0018]图4D示出启用开关组的示例性控制逻辑。
[0019]图5示出具有两阶段接通的实施方案的示例性时钟波形。
[0020]图6A示出具有三个时钟域的时钟网络的实施方案的逐步接通的示例性控制信号。
[0021]图6B示出具有三个时钟域的时钟网络的实施方案的逐步接通的示例性控制逻辑。
[0022]图7示出可在退出谐振模式时发生的电压过冲。
[0023]图8示出具有与电感器并联连接以解决可由关断模式开关导致的可靠性问题的节流开关的实施方案。
[0024]图9示出使启用信号的关断交错进行以逐渐地关断谐振模式的实施方案。
[0025]图10示出实施方案中在退出谐振模式时停用(关断)开关组的开关的示例性控制逻辑。
[0026]图11示出提供具有多个时钟域的时钟网络的逐渐关断解决方案的实施方案。
[0027]在不同图中使用相同参考符号指示类似或相同项目。
[0028]实施本发明的方式
[0029]在现今大多数高性能数字电路中，由于连接至时钟网络的寄生电容，时钟分配网络占总功率消耗的相当大的部分。实施更节能时钟分配的一种技术是谐振钟控。图1A示出支持谐振钟控和常规钟控二者的谐振时钟系统100的简化模型。谐振时钟系统100的明显特征是使用与时钟网络106的寄生电容103并联连接的电感器101，时钟网络106形成谐振时钟系统100的一部分。时钟驱动器的作用是只补充在LC系统的寄生电阻中损失的能量。因此，谐振时钟依赖于有效LC谐振来获得能量效率。对于没有寄生电阻的理想电感器和互连件，时钟网络将在零能量散逸下振动。谐振钟控在接近于谐振频率的频率下最有效。
[0030]在比谐振频率低得多的频率下驱动谐振时钟网络产生妨碍处理器的正确操作的畸形时钟波形。
[0031]现代微处理器和其它集成电路在设计成在单一频率下谐振的纯谐振时钟网络不能支持的频率范围内操作。在一些实施方案中，这导致双时钟模式的使用。在接近谐振频率的频率下，处理器以谐振时钟模式操作。在谐振时钟可稳健地操作的范围之外的频率下，处理器以常规模式运作。在一些实施方案中，这可通过沿着如图1A中示出的具有电感器的串联路径使用模式开关105来完成。模式开关105 (MSw)在谐振操作(rclk)期间闭合以将电感器耦接至时钟网络，并且在常规模式(cclk)下断开以便使电感器与网络断开连接。在一些实施方案中，模式开关105 (MSw)如图1A中示出来定位。可包括电容器109和111以确保电感器101的nl节点在AC意义上接地。这避免跨越电感器的DC下降(这将导致电流积累)，以使得节点nl具有时钟信号的自然DC值，并且同时在谐振频率下提供极低阻抗，以使得电感器101和时钟网络电容负载看起来像并联LC储能电路，其中电容器109和111似乎类似于接地连接。
[0032]虽然模式开关105在图1A的实施方案中示出为安置于elk节点113与电感器101之间，但各种其它模式开关安置是可能的，包括位于电感器101与电容器电路107之间，以及在具有由晶体管115和117形成的模式开关的标头-标尾配置(header-footerconfigurat1n)中，晶体管115和117分别位于电源端子与电容器109之间以及电容器111与接地端子之间，如图1B中示出。
[0033]图2示出elk信号(图1A中)、Msw启用信号和n_bypass(图1A中的nl)的波形。Msw启用信号指示何时使用图1A示出的MSW_enx和MSW_en控制信号来接通(闭合)模式开关105的pFET和nFET。图2示出图1A中的时钟系统从常规时钟模式(其中模式开关105断开)转换至谐振模式(其中模式开关105闭合)时的波形。如果节点n0上的电压不接近VDD/2 (大约一半时钟信号(elk)峰值)，那么闭合MSw开关105导致时钟网络106的显著负载。时钟网络的此突然负载对时钟波形具有不利影响，如由时钟上升/下降时间的增加和201处的时钟振幅的减小所见。所述对时钟波形的影响可导致系统中的定时故障。此外，流经开关以对储能电容器电路107充电的高电流可具有信号电迀移倾向，从而影响零件寿命。
[0034]不论MSw开关的安置如何，常规模式与谐振模式之间的转换导致需要以受控方式执行以避免对时钟的不利影响。本文描述的实施方案通过受控地将电容器电路107充电至时钟的静态电压来避免对电容器电路107充电所导致的时钟网络的突然负载。
[0035]图3示出具有驱动时钟网络的多个时钟驱动器303和连接至时钟网络的多个电感器101的谐振时钟系统300的实施方案的简化高层次图。谐振时钟系统300通常分布遍及核并且由多个驱动器驱动。在实施方案中，由驱动器和/或电感器提供服务的时钟网络的每个区域可被认为是一个时钟域。时钟网络由若干这类单独但是连接的时钟域构成。
[0036]在一些实施方案中，假设(在不失一般性情况下)时钟负载划分至通过时钟网络紧密连接在一