一种多芯片间通信系统的制作方法
【技术领域】
[0001]本发明涉及天文技术应用领域的一种通信系统，更具体地涉及一种用于VLBI (甚长基线干涉测量技术)硬件相关处理机的多芯片间通信系统。
【背景技术】
[0002]天文技术领域中的硬件相关处理机通常采用多组信号处理板，多组前信号处理板内的芯片与一组后信号处理板内对应的芯片分别通过数据线采用cPCI规范连接通信，每组前信号处理板输出的多通道数据以64MHz的速度发送给后信号处理板的芯片组处理，前后芯片间的总体速率理论上可达2Gbps。但是这种方式的后芯片需要同时处理所有台站的所有通道传送的数据，后芯片数据处理量往往很大，导致系统处理速度过慢，而且现有技术的系统不够灵活，升级困难，速度提高困难。
【发明内容】
[0003]本发明的目的是提供用于VLBI硬件相关处理机的一种多芯片间通信系统，从而解决现有技术中处理速度缓慢、系统不灵活的问题。
[0004]本发明提供的多芯片间通信系统，包括:n个前芯片间通信模块，η为大于I的自然数；以及η个后芯片间通信模块，每个前芯片间通信模块分别与η个后芯片间通信模块连接，以使每个前芯片间通信模块接收来自外接台站的数据，然后根据预设的有效比特按η个通道将数据分组并重新组合，并且将重组数据以从低到高的顺序分别发送给η个后芯片间通信模块进行处理；每个后芯片间通信模块接收η组分别来自于η个前芯片间通信模块的重组数据，并对该重组数据进行去帧头处理后缓存，同时该缓存生成对应的控制信息反馈给对应的η个前芯片间通信模块以控制重组数据的发送。
[0005]每个前芯片间通信模块包括:数据重组单元、η个前fifo缓存单元以及η个前处理单元，数据重组单元同时与η个前fifo缓存单元连接，每个前fifo缓存单元与对应的一个前处理单元连接，η个前处理单元分别与η个后芯片间通信模块连接。
[0006]η个前处理单元通过一高速1单元与η个后芯片间控制模块连接。
[0007]每个前处理单元包括一用于控制高速1单元的前控制子单元、一前数据接收子单元以及一前数据发送子单元，其中，前数据接收子单元通过高速1单元接收后芯片间通信模块反馈的控制信息以控制前数据发送子单元发送重组数据，且前数据发送子单元连接在前fifo缓存单元与高速1单元之间。
[0008]每个后芯片间通信模块包括:n个后处理单元以及η个后fifo缓存单元，每个后处理单元与一个后fifo缓存单元连接，η个后处理单元分别与每个前芯片间通信模块中的η个前处理单元连接。
[0009]后处理单元通过一高速10单元与η个前芯片间控制模块连接。
[0010]后处理单元包括一用于控制高速10单元的后控制子单元、一后数据接收子单元以及一后数据发送子单元，后数据接收子单元通过高速10单元接收前芯片间通信模块发送的重组数据并对重组数据进行去帧头处理后缓存至后fifo缓存单元，后数据发送子单元将后fifo缓存单元生成的控制信息经高速1单元发送至前芯片间通信模块以控制重组数据的发送。
[0011]根据本发明的一个实施例，η等于4。
[0012]本发明将预处理后的数据进行重新处理/组合，每个通道的前芯片间通信模块都可以将数据按算法要求分成η路加入数据帧头后分别发送给η块后芯片，每块后芯片接收η路分别来自于η块前芯片的数据后进行解析、处理及回复控制信息，能够实现多通道数据并行处理，提高系统的灵活性及数据处理能力，达到大型数据的高速实时处理。总之，本发明增强了系统的灵活性，提高了系统的处理速度，使芯片的资源得到充分利用，缩小了硬件相关处理机所用硬件的规模。
【附图说明】
[0013]图1是根据本发明的一个实施例的整体结构示意框图；
[0014]图2是根据图1的实施例的单个前芯片间通信模块的示意框图；
[0015]图3是根据图1的实施例的单个后芯片间通信模块的示意框图。
【具体实施方式】
[0016]以下结合具体实施例，对本发明做进一步说明。应理解，以下实施例仅用于说明本发明而非用于限制本发明的范围。
[0017]参见图1，在该实施例中，用于VLBI硬件相关处理机的多芯片间通信系统包括前芯片间通信模块20以及后芯片间通信模块30，前芯片间通信模块20分别与外接的数据预处理模块10以及后芯片间通信模块30连接，后芯片间通信模块30分别与前芯片间通信模块20以及外接的算法核模块40连接。前芯片间通信模块20包括第一前芯片间通信模块21、第二前芯片间通信模块22、第三前芯片间通信模块23和第四前芯片间通信模块24，四个数据预处理模块包括第一数据预处理模块11、第二数据预处理模块12、第三数据预处理模块13和第四数据预处理模块14，四个后芯片间通信模块30包括第一后芯片间通信模块31、第二后芯片间通信模块32、第三后芯片间通信模块33和第四后芯片间通信模块34，四个算法核包括第一算法核模块41、第二算法核模块42、第三算法核模块43和第四算法核模块44。四个前芯片间通信模块21、22、23、24分别与对应的四个数据预处理模块11、12、13,14连接，每个前芯片间通信模块21、22、23、24均通过高速10(输入输出口通信)单元50(图2)与四个后芯片间通信模块31、32、33、34连接，四个后芯片间通信模块31、32、33、34分别与对应的算法核模块41、42、43、44连接。
[0018]数据预处理模块10将接收到的台站数据处理成所需的数据并存储。每个前芯片间通信模块21、22、23、24接收对应的数据预处理模块11、12、13、14发送的数据信息，并根据算法要求，完成数据的重新处理、组合，生成四组数据信息，然后按高速10(输入输出口通信)传输要求及控制信息将四组数据分别发送给四个后芯片间通信模块31、32、33、34，前芯片间通信模块21、22、23、24同时接收来自于四个后芯片间通信模块31、32、33、34的数据信息，控制数据发送情况。每个后芯片间通信模块31、32、33、34接收四组分别来自于四个前芯片间通信模块21、22、23、24的带帧头信息的通道数据，并对数据进行去帧头处理后缓存，同时根据数据缓存的状态，生成对应的控制信息发送给对应的四个前芯片间通信模块21、22、23、24，以达到数据发送的可控。算法核模块40将从四个后芯片间通信模块31、32、33、34接收到的数据进行算法处理得到最后结果。此系统具有很强的灵活性，可根据需要控制多个前芯片间通信模块的数据同步的发送及停止，也可以根据需要进行裁剪设计以满足所需要的台站数及通道数，例如，前芯片间通信模块可以为三组或者五组，至少应为一组。
[0019]具体地，再参见图2，其示出了根据图1的实施例的单个前芯片间通信模块的具体实现框图。此处以第一前芯片间通信模块21为例进行说明，其主要包括:数据重组单元211、四个前fifo (先入先出)缓存单元212以及四个前处理单元210，其中，数据重组单元211可同时连接四个前fifo缓存单元212，每个前fifo缓存单元与对应的一个前处理单元210连接，从而使数据重组单元211与高速1单元50之间形成四个通道的前fifo缓存单元212以及前处理单元210。每个前处理单元210包括前控制子单元213、前数据接收子单元214以及前数据发送子单元215，第一数据预处理模块11与数据重组单元211连接，数据重组单元211与每个前fifo缓存单元212连接，每个前fifo缓存单元212与对应的前数据发送子单元215连接，每个前处理单元210的前数据发送子单元215分别与对应的前fifo缓存单元以及高速10单元50连接，前数据接收子单元214分别与高速10单元50以及对应的前数据发送子单元215连接，每个前处理单元210的前控制子单元213与高速10单元50连接。
[0020]数据重组单元211接收数据预处理模块11处理后的台站数据，并根据有效比特，按通道将数据分组并重新组合，如有效比特为32bit，平均的分成4组，按照每个前芯片对应需要发送连接的芯片顺序对数据进行重组，假设第一前芯片间通信模块21的第
1、2、3、4组数据线分别对应后芯片间通信模块31、32、33、34，则重组后的数据(31_0)为(15-8) & (23-6) & (31-24) & (7-0)，将32bit的重组数据从低到高顺序每组8bit分别存入4个Sbit输入32bit输出的前fifo缓存单元212，以便于将数据分别发送给四个后芯片间通信模块进行处理。
[0021]前数据发送子单元215根据上述每个前fifo缓存单元212的状态信息及接收到的后芯片控制信息进行fifo数据读取。当可以传输有效数据时，读取fifo数据；当不可传输有效数据时，数据设置为固定的编码数据如BCBCBCBC，并将数据处理成所需的传输格式，如每512个32bit的数据为一帧，添加位对齐信息和字对齐信息作为帧头，组成完整的一帧数据。同时产生高速10单元50的传输控制使能信号，将数据帧及传输控制使能发送给高速10单元50进行数据传输。