r>[0022]前数据接收子单元214接收来自于后芯片间通信模块的控制信息数据，考虑到需要快速、及时的告知前数据发送子单元215能否发送数据，且接收的数据仅供前数据发送子单元215控制数据发送使用，因此控制信息数据在未经前fifo缓存单元212及去帧头处理后直接传输给前数据发送子单元215使用。
[0023]尚速10单兀50米用尚速串彳丁通?目丰旲块ALTGX完成芯片间尚速串彳丁数据传输，每个前芯片间通信模块20有四组数据线分别连接四个后芯片间通信模块30，每组数据线包括3路数据传输线，设计为每路数据传输线连接一个ALTGX单元，每个ALTGX单元设置为接收/发送模式，有效速率优选地设置为6.25Gbps。比如，对于第一前芯片间通信模块21，在接收到前数据发送子单元215的数据信息及传输控制使能信号后，进行数据传输，同时不间断的读取后芯片间通信模块31、32、33、34发送的数据，将接收到的有效信息发送给前数据接收子单元214处理。
[0024]前控制子单元213完成ALTGX单元的控制，包括:接收复位控制、发送复位控制、同步控制及重新配置收发器等。比如，第一前芯片间通信模块21先接收复位后发送复位，确保后芯片间通信模块31、32、33、34已确认可以接收数据后开始发送重组数据。同步控制是根据接收复位状态及系统总复位状态等信息产生的同步信号，以使接收到的数据能够正确同步。
[0025]图3示出了根据图1的实施例的单个后芯片间通信模块30具体实现框图。现以第一后芯片间通信模块31为例进行说明，其主要包括四个后处理单元310以及四个后fifo缓存单元312，四个后处理单元310通过高速1单元50与四个前处理单元210连接，每个后处理单元310与对应的一个后fifo缓存单元312连接，并在高速1单元50与第一算法核模块41之间形成四个通道。每个后处理单元310包括后控制子单元313、后数据接收子单元314和后数据发送子单元315。实际上，前芯片间通信模块20与后芯片间通信模块30是基本对称的结构，但其通信的数据及控制方式不同，下面主要就起不同之处进行说明。高速1单元50与后数据接收子单元314分别与高速1单元50以及后fifo缓存单元312连接，后数据发送子单元315分别与后fifo缓存单元312以及高速1单元50连接，后控制子单元313与高速1单元50连接，后fifo缓存单元312与外接的第一算法核模块41连接。
[0026]后控制子单元313完成ALTGX单元的控制，包括:接收复位控制、发送复位控制、同步控制及重新配置收发器等。后芯片间控制模块先发送复位后接收复位，从而先告知前芯片间通信模块后芯片是否可以接收重组数据并防止接收到无效数据，导致数据不同步。同步控制是根据接收复位状态及系统总复位状态等信息产生的同步信号，以使接收到的重组数据能够正确同步。
[0027]后数据接收子单元314完成数据的接收及处理。其接收来自于前芯片间通信模块的重组数据，并根据前芯片间通信模块发送的数据格式、接收的数据控制信号、数据位同步状态及数据字同步状态情况等进行有效数据提取，生成后fifo缓存单元312的写数据和写请求信息。
[0028]后数据发送子单元315生成的数据帧与前芯片间通信模块的前数据发送子单元215相同。后数据发送子单元315不停的读取后fifo缓存单元312的满状态信息，当后fifo缓存单元312为不满状态时，发送的控制信息数据设置为某一固定数据；当后fifo缓存单元312为满状态时，控制信息数据为另外固定数据，以便于前芯片间通信模块快速便捷的根据后芯片间通信模块的控制信息判断是否发送数据。同时为了能够及时的将后芯片间通信模块的控制信息发送给前芯片间通信模块，后数据发送子单元315生成的数据帧直接发送给高速10单元50进行发送，不经过后fifo缓存单元312。
[0029]另外，ALTGX仅在首次启动程序时，进行收发复位，防止在总程序重复复位的情况下重复复位，导致系统速度慢、同步不正确的情况。在程序复位再启动时，先初始化前芯片间通信模块，后初始化后芯片间通信模块，启动程序时先启动后芯片间通信模块再启动前芯片间通信模块，以确保前芯片间通信模块不多发数据，后芯片间通信模块接收数据正确同步。
[0030]在上述实施例中，每个前芯片间通信模块设计为一个台站，通过4路高速1传输，每个后芯片间通信模块处理4个台站的多个通道，如32bit有效，采样比特为2bit，则有16个通道，后芯片间通信模块将各处理4个通道，高速1传输每路设置为6.25Gbps，4路传输可达25Gbps。每个芯片实际设计可达3个台站，4个芯片共12台站，如需增加台站，可增加数据预处理模块及芯片间传输模块(包括前芯片间通信模块和后芯片间通信模块)，增加每组数据线的有效数据传输路数，最高每芯片可达12路数据传输，速度理论可达75Gbps。因此系统设灵活，后芯片间通信模块处理压力小，升级空间大。
[0031]以上所述的，仅为本发明的较佳实施例，并非用以限定本发明的范围，本发明的上述实施例还可以做出各种变化。即凡是依据本发明申请的权利要求书及说明书内容所作的简单、等效变化与修饰，皆落入本发明专利的权利要求保护范围。本发明未详尽描述的均为常规技术内容。
【主权项】
1.一种多芯片间通信系统，其特征在于，所述多芯片间通信系统包括: η个前芯片间通信模块，η为大于I的自然数；以及 η个后芯片间通信模块，每个所述前芯片间通信模块分别与η个所述后芯片间通信模块连接，以使每个所述前芯片间通信模块接收来自外接台站的数据，然后根据预设的有效比特按η个通道将数据分组并重新组合，并且将重组数据以从低到高的顺序分别发送给η个所述后芯片间通信模块进行处理；每个所述后芯片间通信模块接收η组分别来自于η个所述前芯片间通信模块的重组数据，并对该重组数据进行去帧头处理后缓存，同时该缓存生成对应的控制信息反馈给对应的η个所述前芯片间通信模块以控制所述重组数据的发送。
2.根据权利要求1所述的多芯片间通信系统，其特征在于，每个所述前芯片间通信模块包括:数据重组单元、η个前fifo缓存单元以及η个前处理单元，所述数据重组单元同时与η个前fifo缓存单元连接，每个所述前fifo缓存单元与对应的一个所述前处理单元连接，η个所述前处理单元分别与η个所述后芯片间通信模块连接。
3.根据权利要求2所述的多芯片间通信系统，其特征在于，η个所述前处理单元通过一高速1单元与所述η个后芯片间控制模块连接。
4.根据权利要求3所述的多芯片间通信系统，其特征在于，每个所述前处理单元包括一用于控制所述高速1单元的前控制子单元、一前数据接收子单元以及一前数据发送子单元，其中，所述前数据接收子单元通过所述高速1单元接收所述后芯片间通信模块反馈的控制信息以控制所述前数据发送子单元发送所述重组数据，且所述前数据发送子单元连接在所述前fifo缓存单元与所述高速1单元之间。
5.根据权利要求2所述的多芯片间通信系统，其特征在于，每个所述后芯片间通信模块包括m个后处理单元以及η个后fifo缓存单元，每个所述后处理单元与一个所述后fifo缓存单元连接，η个所述后处理单元分别与每个所述前芯片间通信模块中的η个所述前处理单元连接。
6.根据权利要求5所述的多芯片间通信系统，其特征在于，所述后处理单元通过一高速1单元与η个所述前芯片间控制模块连接。
7.根据权利要求6所述的多芯片间通信系统，其特征在于，所述后处理单元包括一用于控制所述高速10单元的后控制子单元、一后数据接收子单元以及一后数据发送子单元，所述后数据接收子单元通过所述高速10单元接收所述前芯片间通信模块发送的所述重组数据并对该重组数据进行去帧头处理后将其缓存至所述后fifo缓存单元，所述后数据发送子单元将所述后fifo缓存单元生成的所述控制信息经所述高速10单元发送至所述前芯片间通信模块以控制所述重组数据的发送。
8.根据权利要求1-7中任意一项所述的多芯片间通信系统，其特征在于，η等于4。
【专利摘要】本发明提供一种多芯片间通信系统，包括n个前芯片间通信模块以及n个后芯片间通信模块，每个前芯片间通信模块分别与n个后芯片间通信模块连接，以使每个前芯片间通信模块接收来自外接台站的数据，然后根据预设的有效比特按n个通道将数据分组并重新组合，并且将重组数据以从低到高的顺序分别发送给n个后芯片间通信模块进行处理；每个后芯片间通信模块接收n组分别来自于n个前芯片间通信模块的重组数据，并对重组数据进行去帧头处理后缓存，同时该缓存生成对应的控制信息反馈给对应的n个前芯片间通信模块以控制数据发送。本发明增强了系统的灵活性，提高了系统的处理速度，充分利用芯片的资源，缩小了硬件相关处理机所用硬件的规模。
【IPC分类】G06F15-17
【公开号】CN104598429
【申请号】CN201510060886
【发明人】甘江英, 徐志骏, 郭绍光
【申请人】中国科学院上海天文台
【公开日】2015年5月6日
【申请日】2015年2月5日