例程，并获取第H仿真结果的装置； 用于如果所述第H仿真结果在所述单元处产生明显的时序冲突，则产生所述单元处的 所述明显的时序冲突的报告的装置；W及 用于如果所述第H仿真结果在所述单元处并不产生明显的时序冲突，则完成所述仿真 的装置。
2. 如权利要求1所述的方法，其中所述第一值是随机值。
3. -种用于在集成电路设计的口级仿真中验证时序问题的方法，所述集成电路设计具 有多个单元，所述方法包括： 运行所述设计的行为模型的仿真例程，并获取第一仿真结果； 如果所述第一仿真结果在单元处产生可能的时序冲突，与强制的不确定值对应，则强 制所述单元的仿真输出为第一值，重新运行所述仿真例程，并获取第二仿真结果； 如果所述第二仿真结果在所述单元处产生明显的时序冲突，则产生所述单元处的所述 明显的时序冲突的报告； 如果所述第二仿真结果并不在所述单元处产生明显的时序冲突，则产生所述单元的仿 真输出的状态和所述第一值的报告，强制所述单元的仿真输出为第二值，重新运行所述仿 真例程，并获取第H仿真结果； 如果所述第H仿真结果在所述单元处产生明显的时序冲突，则产生所述单元处的所述 明显的时序冲突的报告；W及 如果所述第H仿真结果在所述单元处并不产生明显的时序冲突，则完成所述仿真。
4. 如权利要求3所述的方法，其中利用从库中选择的标准单元编译所述集成电路设计 的口级设计，其行为模型中的至少一些包括用于将单元仿真输出强制为所述第一值或第二 值的配置。
5. 如权利要求4所述的方法，其中所述用于强制所述单元仿真输出的配置用所述单元 仿真输出的所述第一值或所述第二值替换W另外的方式将获得的单元输出的值。
6. 如权利要求3所述的方法，其中所述第一值是随机值。
7. 如权利要求3所述的方法，其中： 如果所述第一仿真结果在多个单元处产生可能的时序冲突，则强制所述多个单元的仿 真输出为相应的第一值，然后重新运行所述仿真例程，并获取第二仿真结果； 如果所述第二仿真结果在所述多个单元中的一个或多个单元处产生明显的时序冲突， 则产生在所述多个单元处，存在或不存在明显的时序冲突、所述第一值W及仿真输出的状 态的报告； 至少对于其结果是没有明显的时序冲突的单元或多个单元，强制所述单元或多个单元 的仿真输出为与相应的第一值不同的第二值，重新运行所述仿真例程，并获取第H仿真结 果；W及 如果对于所述第二值也不呈现明显的时序冲突，贝村ij用所述仿真例程的重复再次重新 运行所述仿真，并进行报告直至识别出所述第一仿真结果的时序冲突的源。
8. 如权利要求3所述的方法，其中完成所述仿真包括；检查仿真处理是否完成，W及如 果未完成，则运行另外的仿真例程。
9. 如权利要求3所述的方法，其中所述单元中的至少一些时序地连接。
10. 如权利要求3所述的方法，其中对于所执行的每一个仿真例程，产生所述仿真结 果、所述单元的仿真输出值、W及所述单元的仿真输出值是否被强制的报告。
11. 如权利要求10所述的方法，其中，重新运行仿真例程在限定所述单元的用于重新 运行仿真例程的仿真输出的值中，利用先前的报告。
12. -种非瞬时性计算机可读存储介质，其存储指令，所述指令在由计算机执行时，使 所述计算机执行在集成电路设计的口级仿真中验证时序问题的方法，所述集成电路设计具 有多个单元，所述方法包括： 运行所述设计的行为模型的仿真例程，并获取第一仿真结果； 如果所述第一仿真结果在单元处产生可能的时序冲突，与强制不确定值对应，则强制 所述单元的仿真输出为第一值，重新运行所述仿真例程，并获取第二仿真结果； 如果所述第二仿真结果在所述单元处产生明显的时序冲突，则产生所述单元处的所述 明显的时序冲突的报告； 如果所述第二仿真结果并不在所述单元处产生明显的时序冲突，则产生所述单元的仿 真输出的状态和所述第一值的报告，强制所述单元的仿真输出为第二值，重新运行所述仿 真例程，并获取第H仿真结果； 如果所述第H仿真结果在所述单元处产生明显的时序冲突，则产生所述单元处的所述 明显的时序冲突的报告；W及 如果所述第H仿真结果在所述单元处并不产生明显的时序冲突，则完成所述仿真。
13. 如权利要求12所述的非瞬时性计算机可读存储介质，其中所述存储介质包括利用 从库中选择的标准单元编译的所述集成电路设计的口级设计，其行为模型中的至少一些包 括用于将单元仿真输出强制为所述第一值或第二值的配置。
14. 如权利要求13所述的非瞬时性计算机可读存储介质，其中所述用于强制所述单元 仿真仿真输出的配置用所述单元仿真仿真输出的所述第一值或所述第二值替换W另外的 方式将获得的单元仿真输出的值。
15. 如权利要求12所述的非瞬时性计算机可读存储介质，其中所述第一值是随机值。
16. 如权利要求12所述的非瞬时性计算机可读存储介质，其中： 如果所述第一仿真结果在多个单元处产生可能的时序冲突，则强制所述多个单元的仿 真输出强制为相应的第一值，然后重新运行所述仿真例程，并获取第二仿真结果； 如果所述第二仿真结果在所述多个单元中的一个或多个单元处产生明显的时序冲突， 则产生在所述多个单元处，存在或不存在明显的时序冲突、所述第一值、W及仿真输出的状 态的报告； 至少对于其结果是没有明显的时序冲突的单元或多个单元，强制所述单元或多个单元 的仿真输出为与相应的第一值不同的第二值，重新运行所述仿真例程，并获取第H仿真结 果；W及 如果对于所述第二值也不呈现明显的时序冲突，贝村ij用所述仿真例程的重复再次重新 运行所述仿真，并进行报告直至识别出所述第一仿真结果的时序冲突的源。
17. 如权利要求12所述的非瞬时性计算机可读存储介质，其中完成所述仿真包括；检 查仿真处理是否完成，W及如果未完成，则运行另外的仿真例程。
18. 如权利要求12所述的非瞬时性计算机可读存储介质，其中所述单元中的至少一些 时序地连接。
19. 如权利要求12所述的非瞬时性计算机可读存储介质，其中对于所执行的每一个仿 真例程，产生所述仿真结果、所述单元的仿真输出值、W及所述单元的仿真输出值是否被强 制的报告。
20. 如权利要求19所述的非瞬时性计算机可读存储介质，其中，重新运行仿真例程在 限定所述单元的用于重新运行仿真例程的仿真输出的值中，利用先前的报告。
【专利摘要】一种在集成电路设计的门级仿真（GLS）中验证时序问题的方法，所述集成电路设计包括多个单元，所述方法包括运行所述设计的行为模型的仿真例程，以及获取第一仿真结果。如果在单元处存在可能的时序冲突，与强制不确定值对应，则将单元的仿真输出强制为第一值，并获取第二仿真结果。如果该结果为负性的，则产生该单元处的明显的时序冲突的报告。如果该第二仿真结果为正性的，则将单元的输出强制为第二值，并获取第三仿真结果。如果该结果为负性的，则产生在该单元处明显的时序冲突的报告，但是，如果其为正性的，则产生没有明显的时序冲突的报告。
【IPC分类】G06F17-50
【公开号】CN104636509
【申请号】CN201310549963
【发明人】周建, 梁超, 钟耿
【申请人】飞思卡尔半导体公司
【公开日】2015年5月20日
【申请日】2013年11月8日
【公告号】US9104829, US20150135153