基于fpga的可编程并口时序测试电路的制作方法
【技术领域】
[0001] 本发明涉及一种基于FPGA (Field Programmable Gate Array现场可编程逻辑门 阵列）的可编程并口时序测试电路。
【背景技术】
[0002] 随着半导体技术的发展，芯片上市时间的压力及产品盈利周期的缩短，对芯片流 片前后测试覆盖率及测试效率都提出了更高的要求。读卡机芯片随着物联网技术的发展， 越来越多的应用在各个领域，其接口端操作频率也随着应用领域的不同而有所差异；对于 速度要求较高的场合，芯片的极限时序决定了其功能的完整性，为了满足特定客户的需求， 在芯片出货前必须对其MCU (微控制单元）接口端进行时序范围拉偏测试，以保证其时序性 能与规范（spec)相符合。而目前的测试手段中通过MCU模拟接口端的时序信号，由于实现 的测试时序精度受MCU执行指令周期限制，很难达到极限时序所要求的最小时间单位10ns 的需求。
【发明内容】
[0003] 本发明要解决的技术问题是提供一种基于FPGA的可编程并口时序测试电路，可 以实现对待测试芯片的不同时序情况的拉偏测试。
[0004] 为解决上述技术问题，本发明的基于FPGA的可编程并口时序测试电路，包括：
[0005] - MCU接口电路，用于完成上位机MCU与FPGA片上逻辑电路的接口通信；
[0006] -寄存器阵列模块，与所述MCU接口电路相连接，用于存储要产生的各个时序参 数值以及MCU的读写命令字；
[0007] 一读写共用并口时序逻辑产生模块，与所述MCU接口电路相连接，用于根据读写 共用时序标准和所述寄存器阵列模块中配置的时序参数，按MCU的读写操作命令产生对应 的并口读与时序；
[0008] -读写分离并口时序逻辑产生模块，与所述MCU接口电路相连接，用于根据读写 共用时序标准和所述寄存器阵列模块中配置的时序参数，按MCU的读写操作命令产生对应 的并口读与时序；
[0009] FPGA片外待测芯片分别与所述读写共用并口时序逻辑产生模块和读写分离并口 时序逻辑产生模块相连接。
[0010] 本发明利用FPGA容易实现高速电路的优势，基于Xilinx (赛灵思）的spartan6 (斯巴达6)系列器件设计了一个可编程并口测试逻辑电路，通过对所述寄存器阵列模块的 时间参数配置，使FPGA内部倍频电路产生可编程的MCU并口时序拉偏测试信号，实现对待 测试芯片口电路的不同时序的拉偏测试,满足了该测试需求。
[0011] 本发明针对测试读卡器系列芯片的并口逻辑，采用可编程的方式，对待测试的芯 片并行接口电路的时序逻辑进行极限时序快速测试，并且支持多字节突发方式测试，提高 了芯片考核和流片前验证的时序测试覆盖范围和极限测试效率。
[0012] 本发明可以扩展为其他相关并口产品的时序测试。
【附图说明】
[0013] 下面结合附图与【具体实施方式】对本发明作进一步详细的说明：
[0014] 图1是基于FPGA的可编程并口时序测试电路结构框图；
[0015] 图2是MCU与FPGA接口管脚定义图；
[0016] 图3是MCU写时序波形图；
[0017] 图4是MCU读时序波形图；
[0018] 图5是中断时序波形图；
[0019] 图6是读写分离并口时序（S印RW)波形图；
[0020] 图7是读写共用并口时序（ComRW)波形图；
[0021] 图8是基于FPGA的可编程并口时序测试电路测试环境示意图；
[0022] 图9是FPGA片上逻辑结构图；
[0023] 图10是各核心控制信号产生原理图。
【具体实施方式】
[0024] 如图1所示，所述基于FPGA的可编程并口时序测试电路在下面的实施例中，包 括：
[0025] 一 MCU接口电路MCU_IF，用于完成上位机MCU与FPGA片上逻辑电路的接口通信。
[0026] -寄存器阵列模块Reg，与所述MCU接口电路相连接，用于存储要产生的各个时序 参数值以及MCU的读写命令字，将待测时序参数和命令字等存储在对应的寄存器中。
[0027] -读写共用并口时序逻辑产生模块ComRW_IF，与所述MCU接口电路相连接，用于 根据读写共用时序标准和所述寄存器阵列模块中配置的时序参数，按MCU的读写操作命令 广生对应的并口读与时序。即根据当如的命令字和时序参数，广生相应的并口读与时序。
[0028] -读写分离并口时序逻辑产生模块SepRW_IF，与所述MCU接口电路相连接，用于 根据读写分离时序标准和所述寄存器阵列模块中配置的时序参数，按MCU的读写操作命令 产生对应的并口读写时序，FPGA片外待测芯片与该模块相连接。即根据当前的命令字和时 序参数，产生相应的并口读写时序。
[0029] FPGA片外待测芯片（以下简称"待测芯片"）分别与所述读写共用并口时序逻辑产 生模块和读写分离并口时序逻辑产生模块相连接。
[0030] 所述MCU接口电路MCU_IF，定义了 MCU与FPGA的接口管脚，接口时序，以及MCU与 FPGA测试逻辑的通信指令。
[0031] 如图2所示，MCU写FPGA之间的接口管脚定义如下：
[0032] FPGA 的 FD0 ~FD7，FALE，FREAD，FSTART，FINT，FWRITE 引脚与待测芯片连接，实现 FPGA对待测芯片的读写功能。其中，引脚FD0-FD7为8位数据接口端，引脚FALE为地址锁 存信号端，引脚FREAD为读信号端，引脚FWRITE为写信号端，引脚FSTART端为启动待测试 芯片操作信号端，引脚FINT为待测试芯片操作完成中断信号端，引脚FRST为FPGA的RST (复位）信号端，低电平有效，MCU上电时对FPGA进行RST。
[0033] 读操作，MCU将待测试芯片的寄存器地址，待读出的字节数，"读命令"分别写入 FPGA的寄存器中，MCU在FPGA的FSTART引脚给出一个正脉冲启动读操作。FPGA完成读操 作后通过FINT引脚产生中断通知MCU，MCU从FPGA的寄存器中读出待测试芯片寄存器的内 容。
[0034] 写操作，MCU将待测试芯片的寄存器的地址、数据、待写入的字节数、和"写命令"分 别写入FPGA的寄存器中，MCU在FPGA的FSTART引脚给出一个正脉冲启动写操作。FPGA完 成写操作后通过FINT引脚产生中断通知MCU。
[0035] MCU写FPGA寄存器的通信时序图如图3所示，FPGA在地址锁存信号FALE的上升 沿锁存地址，在写信号FWRITE的上升沿锁存数据。
[0036] MCU读FPGA寄存器的通信时序图如图4所示，FPGA在地址锁存信号FALE的上升 沿锁存地址，在读信号FREAD上升沿后将数据输出到数据总线上，在读信号FREAD下降沿后 释放数据总线。
[0037] MCU端控制FPGA读写待测试芯片的时序如图5所示，FPGA在启动待测试芯片操作 信号FSTART上升沿后将待测试芯片操作完成中断信号FINT拉高，执行寄存器中所指定的 与待测试芯片的操作，操作完成后拉低待测试芯片操作完成中断信号FINT，产生中断。
[0038] MCU与FPGA测试逻辑的通信指令定义如下，FPGA可接收的命令：
[0039] 0代表FPGA按待测芯片的I/O上电顺序或者其他时序要求初始化待测芯片，根据 不同芯片的规范产生不同的时序；在该命令完成后，芯片处于正常工作状态，为后续测试做 好准备。由于芯片的初始化要求不同，此指令作为预留指令，具体时序暂不讨论也不在本发 明所要求的权利范围内。
[0040] 1代表FPGA按FBusMode (总线模式）所指定的时序重复读取待测试芯片的寄存 器。
[0041] 2代表FPGA按FBusMode所指定的时序重复写入待测试芯片的寄存器。
[0042] 3代表FPGA按FBusMode所指定的时序连续读取待测试芯片的寄存器。
[0043] 4代表FPGA按FBusMode所指定的时序连续写入待测试芯片的寄存器。
[0044] 所述寄存器阵列模块Reg，用系统时钟数出1个或者多个理想副载波周期之后（一 个理想副载波周期等于16个系统时钟），锁定边界，因此基准信号产生电路的内部带一个 计数器数副载波边沿检测电路给出的两个上升沿有效脉冲之间的系统时钟的个数。其中， 读写共用时序寄存器参数如表1所示。读写分离时序寄存器参数如表2所示。
[0045]
【主权项】
1. 一种基于FPGA的可编程并口时序测试电路，其特征在于，包括： 一MCU接口电路，用于完成上位机MCU与FPGA片上逻辑电路的接口通信； 一寄存器阵列模块，与所述MCU接口电路相连接，用于存储要产生的各个时序参数值W及MCU的读写命令字； 一读写共用并口时序逻辑产生模块，与所述MCU接口电路相连接，用于根据读写共用 时序标准和所述寄存器阵列模块中配置的时序参数，按MCU的读写操作命令产生对应的并 口读写时序； 一读写分离并口时序逻辑产生模块，与所述MCU接口电路相连接，用于根据读写共用 时序