Soi-mosfet模型及其参数提取方法
【技术领域】
[0001] 本发明涉及电路建模领域，特别是涉及一种S0I-M0SFET模型及其参数提取方法。
【背景技术】
[0002] 随着集成电路发展到如今的深亚微米时代，要进一步提高芯片的集成度和运行速 度，现有的体硅材料和工艺正接近器件的物理极限，在减小特征尺寸方面遇到严峻的挑战， 因此，必须在材料和工艺上有新的重大突破。SOI工艺中，材料通过在绝缘体上形成半导体 薄膜，具有体硅所无法比拟的优点，可以实现集成电路中元器件的介质隔离，彻底消除了体 硅CMOS电路中的寄生闩锁效应。采用这种材料制成的集成电路还具有寄生电容小、集成密 度高、速度快、工艺简单、短沟道效应小及特别适用于低压低功耗电路等优势，因此，SOI将 可能成为深亚微米的低压、低功耗集成电路的主流技术，在射频领域有着广阔的应用前景。 随着SOI工艺和器件在集成电路产品中的应用不断拓展，精确的模型和有效的模型参数提 取技术的重要性日渐凸显。
[0003] 虽然SOI衬底的寄生效应比较小，但是随着工作频率的提高，其寄生效应会逐渐 增大并影响到RF输出特性。因此，S0I-M0SFET衬底网络的寄生参数提取显得尤为重要，在 以往的技术研究中，对衬底模型的研究是比较少见的，目前还没有一个统一的模式标准。在 现有技术中（可参考文献[l]Wang S C，Su P，Chen K M，et al. RF extrinsic resistance extraction considering neutral-body effect for partially-depleted SOI MOSFETs. VLSI Technology，Systems，and Applications，2006International Symposium on.IEEE， 2006:1-2 和文献[2]Wang S C，Su P，Chen K M，et al. RF extrinsic resistance extraction considering neutral-body effect for partially-depleted SOI MOSFETs. VLSI Technology，Systems，and Applications，2006International Symposium on.IEEE， 2006:1-2)，衬底寄生效应被等效为一个电阻，这种物理模型过于简单，不能准确反映器件 与频率的特性。而在另有的现有技术中（可参考文献[3]Ali K B，Neve C R，Gharsallah A，et al. Impact of crosstalk into high resistivity silicon substrate on the RF performance of SOI M0SFET. Journal of Telecommunications and Information Technology，2010:93_100 和文献[4]Wu W，Li X，and Wang H，et al.SP_S0I:A third generation surface potential based compact SOI MOSFET model. Custom Integrated Circuits Conference，2005. Proceedings of the IEEE 2005. IEEE，2005:819-822)中，衬 底效则应被认为是一个电阻并联电容，该模型过于复杂，而且SOI器件中，像寄生电容、电 阻和栅极隧道电流等效应都是相关的，加大了参数提取的难度。
[0004] 因此，提供一种新的S0I-M0SFET模型及其参数提取方法是本领域技术人员需要 解决的课题。
【发明内容】
[0005] 鉴于以上所述现有技术的缺点，本发明的目的在于提供一种S0I-M0SFET模型及 其参数提取方法，用于解决现有技术中SOI-MOSFET模型过于简单不能准确反映器件与频 率的特性或者模型过于复杂导致参数提取困难的问题。
[0006] 为实现上述目的及其他相关目的，本发明提供一种S0I-M0SFET模型，所述 S0I-M0SFET模型包括第一模型和第二模型；
[0007] 所述第一模型至少包括：
[0008] 从栅端到源漏端依次串联栅端接引线寄生电感Lg、栅端接引线电阻Rg、沟道电容 Cin、沟道电阻Rin、源漏端接引线电阻Rds、源漏端接引线寄生电感L ds;
[0009] 所述沟道电容Cin和沟道电阻R ιη并联栅-源漏寄生电容C ^
[0010] 所述栅端接引线电阻Rg和沟道电容C ιη之间通过栅-隔离层寄生电容C p及并联 的栅-衬底损耗电阻Rsubg和栅-衬底损耗电容C subg与地连接；
[0011] 所述源漏端接引线电阻Rds和沟道电阻Rin之间通过源漏-隔离层寄生电容及 并联的源漏-衬底损耗电阻Rsubde和源漏-衬底损耗电容C sub&与地连接；
[0012] 所述第二模型至少包括：
[0013] 包括栅-源寄生电容Cgs、栅-漏寄生电容Cgd和源-漏寄生电容C ds的封闭回路；
[0014] 所述栅-源寄生电容Cgs和栅-漏寄生电容Cgd之间通过串联的栅端接引线电阻Rg 和栅端接引线寄生电感Lg与栅端连接；
[0015] 所述栅-漏寄生电容Cgd和源-漏寄生电容Cds之间通过串联的漏端接引线电阻Rd 和漏端接引线寄生电感Ld与漏端连接；
[0016] 所述栅-源寄生电容Cgs和源-漏寄生电容C ds之间通串联的源端接引线电阻R s 和源端接引线寄生电感Ls与地连接。
[0017] 可选的，所述第一模型为S0I-M0SFET衬底寄生模型，所述第二模型为移去所述衬 底寄生网络后的MOSFET模型。
[0018] 可选的，所述源漏端接引线电阻Rds= (R sl+Rs2) /7 (Rdl+Rd2)，其中，Rsl为源端接引线 高频分布电阻，R s2为源端接引线多晶硅接触电阻，R dl为漏端接引线高频分布电阻，R d2为漏 端接引线多晶硅接触电阻。
[0019] 可选的，所述栅-源漏寄生电容Cfr= C gs+cgd，其中Cgs为栅-源寄生电容，C gd为 概-漏寄生电容。
[0020] 可选的，所述源漏-隔离层寄生电容Cdse= C de+Cse，其中，Cde为漏区和衬底隔离层 形成的寄生电容，C se为源区和衬底隔离层形成的寄生电容。
[0021] 可选的，所述源漏-衬底损耗电容Csubde= C subd+Csubs，其中，Csubd为漏-衬底损耗电 容，C subsS源-衬底损耗电容。
[0022] 可选的，所述源漏-衬底损耗电阻Rsubde = (R subd+Rsubs) /2，其中，Rsubd为漏-衬底损 耗电阻，RsulJ^源-衬底损耗电阻。
[0023] 可选的，所述源漏端接引线寄生电感Lds= Ld+Ls，栅端接引线电阻Rg= Rgl+Rg2，源 端接引线电阻Rs= R sl+Rs2，漏端接引线电阻Rd= R dl+Rd2，其中，Ld为漏端接引线寄生电感， Ls为源端接引线寄生电感，R gl为栅端接引线高频分布电阻，R g2为栅端接引线多晶硅接触电 阻，Rsl为源端接引线高频分布电阻，R s2为源端接引线多晶硅接触电阻，R dl为漏端接引线高 频分布电阻，Rd2为漏端接引线多晶硅接触电阻。
[0024] 本发明还提供一种S0I-M0SFET模型参数提取方法，所述方法包括第一模型的参 数提取和第二模型的参数提取；
[0025] 所述第一模型的参数提取方法包括：
[0026] 对以第一模型的栅端为1端口、源漏端为2端口、衬底接地组成的双端口网络进行 S参数测量，将所述S参数去嵌后转换为Y参数，所述Y参数之间具有如下关系：
[0027]
(1)[0028] 其中，心=-.[12
[0029] (2)
[0030] (3)
[0031] Yll为1端口与地之间的导纳，Υ12为1端口与2端口之间的导纳，Υ22为2端口