一种确定sram电性能目标的仿真方法
【技术领域】
[0001]本发明涉及集成电路技术领域，尤其涉及一种确定SRAM电性能目标的仿真方法。
【背景技术】
[0002]随着数字集成电路的不断发展，SRAM (Static Random Access Memory,静态随机存取存储器)以其低功耗、高速的优点成为片上存储器中不可或缺的重要组成部分。SRAM存储单元的性能直接影响SoC片上系统的良率。
[0003]随着芯片的工艺尺寸越来越小，集成度越来越高，SRAM器件工艺偏差在生产中的影响也日益明显，很小的工艺波动都可能导致电路的功能发生错误或良率降低等问题。SRAM的良率窗口很窄，定义SRAM的电性能目标对于良率的评估是至关重要的一个环节，SRAM的电性能目标包括:典型目标，全局波动和局部波动。其中，局部波动包括:随机掺杂波动引起的阈值电压Vth发生变化，还有光刻过程中线边缘粗糙度引起的尺寸变化。
[0004]一般通过执行硅片工艺角(Corner)划分来确定典型目标，全局波动和局部波动。这种方法的缺点是学习周期长和成本高，没有对良率或良率窗口的预测能力。
[0005]因此，有必要提出一种新的技术方案，以解决上述存在的问题。
【发明内容】
[0006]针对现有技术的不足，本发明提供一种确定SRAM电性能目标的仿真方法，包括:
[0007]步骤S101，定义SRAM的电性能目标值作为所述仿真模拟的初始参数，将所述初始参数输入仿真软件；
[0008]步骤S102，在至少三种极限情况下进行仿真模拟，以分别获得读取静态噪声容限、动态写容限和动态读出电流的正态分布；
[0009]步骤S103，从所述正态分布分别获得所述读取静态噪声容限、动态写容限和读出电流的平均值和西格玛值；
[0010]步骤S104，在所述读取静态噪声容限、动态写容限和读出电流的3个西格玛中选择最小的西格玛值，查良率和西格玛值表格，获得所述SRAM的仿真良率数据；
[0011 ] 步骤S105，将所述仿真良率数据与良率标准进行比对，判断所述良率数据是否大于或等于良率标准；
[0012]如果是，则进行步骤S106，仿真模拟结束。
[0013]进一步，所述电性能目标值包括Vt/Idsat的目标值和器件局部失配条件。
[0014]进一步，如果所述仿真良率数据小于所述良率标准，则返回重新优化所述电性能目标值后，重复执行所述步骤S102、步骤S103、步骤S104、步骤S105和步骤S106。
[0015]进一步，所述仿真软件为Hspice。
[0016]进一步，所述仿真模拟为蒙特卡罗频率大于10000或者高西格玛的蒙特卡罗仿真模拟。
[0017]进一步，所述三种极限条件包括:
[0018]在快NOMS慢PMOS，T = 125°C的条件下，进行读功能操作的仿真；
[0019]在慢NOMS快PMOS，T = -40°C的条件下，进行写功能操作的仿真；
[0020]在慢NOMS慢PMOS，T = 125°C的条件下，进行动态读功能操作的仿真。
[0021]进一步，所述仿真方法适用于内部SRAM的良率仿真预测。
[0022]综上所述，根据本发明的方法，可在硅数据出厂前，正确预测SRAM的良率临界点，定义SRAM晶体管的电性能目标和波动容许度。
【附图说明】
[0023]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0024]附图中:
[0025]图1为本发明示例性实施例的仿真方法依次实施的流程图；
[0026]图2a为四种极限条件下MOS管的仿真图；
[0027]图2b为蒙特卡罗仿真的静态噪声容限分布图；
[0028]图3a为根据本发明实施的方法对28LP (1127SRAM的硅数据进行良率仿真的等高线图；
[0029]图3b为五个月后实际出厂时28LP (1127SRAM的硅数据的等高线图；
[0030]图3c为根据本发明实施例的方法对28LP (1155SRAM进行仿真后所获得良率窗口的等闻线图；
[0031]图3d为实际的28LP (1155SRAM的硅数据良率窗口的等高线图。
【具体实施方式】
[0032]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0033]应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。
[0034]在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
[0035]为了彻底理解本发明，将在下列的描述中提出详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0036]示例性实施例
[0037]下面，参照图1来描述本发明实施例的方法以实现对SRAM良率的临界点电性能目标的定义。
[0038]首先执行步骤SlOl，定义SRAM的电性能目标值作为所述仿真模拟的初始参数，将所述初始参数输入仿真软件。
[0039]在一个示例中，所述电性能目标值包括Vt/Idsat的目标值和器件局部失配条件。
[0040]所述局部失配简单理解为局部区域内的器件之间的参数失配，其符合正态分布。SRAM的Vt/Idsat的目标值与全局工艺角(Global Corners)/VDD以及临时影响相关。可选地，所述仿真软件为Hspice。
[0041]接着执行步骤S102，在至少三种极限情况下进行仿真模拟，以分别获得读取静态噪声容限、动态写容限和动态读出电流的正态分布。
[0042]如图2a所示，为四种极限条件下MOS管的仿真图，得到在慢NOMS慢PMOS(SS)、快NOMS快PMOS (FF)、快NOMS慢PMOS (FS)、慢NOMS快PMOS (SF)这四种情况下的阈值电压。由图看以看出，SRAM存储单元有以下几种失效模式:取决于读静态噪声容限S匪的读失效，取决于动态写容限的写失效，读出电流失效取决于动态读出电流Iread和静态电流失效。前三种失效与正态分布的西格玛值相关，只有静态电流失效与漏电流的平均值相关。因此可以通过仿真模拟获得读静态噪声容限、动态写容限和动态读出电流的正态分布，来对SRAM的良率进行预测，如图2b所示，其为蒙特卡罗仿真的静态噪声容限S匪分布，分布图中峰值位置对应为静态噪声容限的平均值，从峰值到y轴的距离为若干个西格玛的大小，在正态分布图的尾部对应可获得SRAM的良率。
[0043]在一个示例中,所述仿真模拟为蒙特卡罗频率大于10000或者高西格玛的蒙特卡罗仿真模拟。当蒙特卡罗频率大于10000时，可使