用于集成电路设计优化和良率改进的方法
【技术领域】
[0001] 本发明涉及集成电路（1C)设计领域，更具体地，本发明涉1C设计优化，尤其是布 局设计的优化，以此达到改进良率的目的。
【背景技术】
[0002] 在1C制造过程中，通常有三种类型的良率损失（yieldloss)，即随机良率损失、 系统性良率损失、和参数性良率损失。特别是在半导体工艺进入先进技术节点后，随机缺陷 有限良率（randomdefectlimitedyield,缩写为RDLY)损失已成为一种首要的良率损失。
[0003] 在1C制造过程中，随机颗粒缺陷会导致1C设计产生短路或开路的问题。就1C设 计中的连线而言，当连线间具有极小的间距时，易遭遇短路问题，而当连线自身具有极小的 线宽时，易遭遇开路问题。
[0004] 在半导体工艺进入先进技术节点后，为了减少良率损失，不仅要依赖于设计规则， 还需依赖于设计布局。即使一项1C设计通过了设计规则检查（DRC)并且没有遇到工艺条件 变动的问题，该1C设计依然可能遭受源自于晶片随机缺陷的良率损失。由于随机缺陷的随 机特性，难以在制造工艺环节对其进行进一步改进，而是需要在设计阶段着手。换句话说， 改进良率不仅仅是加工厂（foundry)的责任，也是设计人员需要关注的问题。
[0005] 当前，在布局级设计中，以设计规则来检查1C设计（1C设计通常采取1C版图的形 式），从而确保对于制造工艺中的变量有充分的容限。这种设计规则检查主要关注的是布 局的几何形状。随后，实施分辨率增强技术/光学邻近校正（RET/0PC)以确保1C设计的可 复制性（printability)。图1是根据现有技术的一种1C设计的布局级验证过程100的示 例流程图。首先在步骤101提供1C设计方案。然后，在步骤102进行DRC，即根据设计规 则110来检查1C设计。如果1C设计方案未通过DRC，则返回步骤101作进一步修改。如果 1C设计方案通过了DRC，则进行下一步骤103,实施分辨率增强技术/光学邻近校正（RET/ 0PC)。通常，基于一项或多项RET/0PC模型120(可以是光刻设备专用模型、光刻工艺专用 模型、经验模型等）来实施RET/0PC。步骤103完成后，即可将1C设计方案送交制造（业界 也称为tapeout)。
[0006] 上述布局级验证过程的缺陷在于，其尚不足于确保1C设计方案的可靠性和可制 造性，尤其是和RDLY损失有关的可制造性。基于该原因，业界提出可制造性设计（DFM)的 概念。DFM在1C设计阶段就会去考虑工艺条件，即在1C设计方案送交制造厂前，工艺和设 计两个角度均会被考虑和优化。
【发明内容】
[0007] 本发明给出一种可制造性设计（DFM)方案。具体的，本发明在传统的布局级验证 过程中加入CAA方案，这是一种除DRC和RET/0PC以外的增强布局检查方案。本发明通过 设计测试结构来获得表征工艺环节随机缺陷的数据DSD，并利用DSD来标识关键区域CA，作 为1C设计人员调整连线间距/宽度的参照。
[0008] 根据本发明的一个方面，提出一种对集成电路设计进行优化的方法，包括：a)对 初始集成电路设计进行关键区域分析，从初始集成电路设计的布局中标识出关键区域CA; 以及b)基于关键区域分析结果对初始集成电路设计进行布局优化，其中，所述布局优化包 括以下的至少一项：展开连线，以增加相邻连线的间距；以及加宽连线，以增加连线自身的 览度。
[0009] 根据本发明的一个方面，前述方法中，所述布局优化在不违反集成电路设计规则 的前提下进行。
[0010] 根据本发明的一个方面，前述方法中，所述标识出关键区域CA的步骤包括：标识 短路CA，其在布局中标识为在相邻连线间引起短路失效的多个导电性缺陷的位点所占的区 域；以及标识开路CA，其在布局中标识为在连线自身中引起开路失效的多个非导电性缺陷 的位点所占的区域。
[0011] 根据本发明的一个方面，前述方法中，所述标识出关键区域CA的步骤包括：基于 缺陷尺寸分布DSD分别标识出同各个缺陷尺寸对应的CA。
[0012] 根据本发明的一个方面，前述方法中，所述缺陷尺寸分布DSD关联于制造工艺，其 中通过以下方式确定DSD:设计用于所述初始集成电路设计的测试结构；制造所述测试结 构；基于制得的测试结构获得DSD。
[0013] 根据本发明的一个方面，前述方法中，所述测试结构具有和所述初始集成电路设 计相同或近似的连线间距和连线宽度。
[0014] 根据本发明的一个方面，前述方法中，所述基于所制造的测试结构获得DSD的步 骤包括：对所制造的测试结构进行电气测试以获得初始DSD;基于产品良率和光学缺陷图 对初始DSD进行优化；以及使用经优化的DSD作为关键区域分析中的DSD。
[0015] 根据本发明的一个方面，前述方法还包括：在布局优化前，预测良率。
[0016] 根据本发明的一个方面，前述方法还包括：在布局优化后，预测良率；当预测的良 率未达预期时，修改工艺条件和/或修改集成电路设计；基于修改的工艺条件和/或修改的 集成电路设计重复步骤a)和步骤b)，直至预测的良率达到预期。
[0017] 根据本发明的一个方面，前述方法中，预测良率的步骤包括：计算平均失效数 ANF,
[0018]
[0019] 其中min(x)和max(x)是在缺陷尺寸范围内的最小和最大缺陷尺寸，CA(x)和 DSD(X)分别是缺陷尺寸X下的CA和DSD函数；以及基于ANF，利用良率模型预测良率。
[0020] 根据本发明的一个方面，前述方法中，所述良率模型包括泊松（Poisson)模型，良 率Y计算为：
[0021] Y=eANF〇
[0022] 根据本发明的一个方面，前述方法中，
[0023] 根据本发明的一个方面，前述方法还包括：在进行关键区域分析前，对所述初始集 成电路设计进行设计规则检查。
[0024] 根据本发明的一个方面，前述方法还包括：在布局优化后，对所述优化的集成电路 设计施加以下处理的至少一项：分辨率增强技术；以及光学邻近校正。
[0025] 根据本发明的一个方面，提出一种对集成电路设计进行布局级物理验证的方法， 其包括根据前述任一项所述方法对集成电路设计进行优化的步骤。
[0026] 本发明的技术效果至少包括：本发明的CAA方案可在设计阶段即消除制造环节的 随机缺陷导致1C产品故障的概率，并由此改进良率。
【附图说明】
[0027] 为了进一步阐明本发明的各实施例的以上和其他优点和特征，将参考附图来呈 现本发明的各实施例的更具体的描述。在附图中，相同的附图标记用于指代若干视图中的 相同或类似的元件或功能，并且附图中元件并不一定彼此按比例绘制，个别元件可被放大 或缩小以便在本描述的上下文中更容易理解这些元件。可以理解，这些附图只描绘本发明 的典型实施例，因此将不被认为是对其范围的限制。
[0028] 图1示出根据现有技术的一种1C设计的布局级验证过程的示例流程图。
[0029] 图2示出根据本发明的实施例的1C设计的示例优化过程的流程图。
[0030] 图3示出根据本发明的实施例的确定DSD的示例方法的流程图。
[0031] 图4示出根据本发明的实施例的预测良率的示例方法的流程图。
[0032]图5示出缺陷密度DSD(x)、关键区域CA(x)、以及平均失效数ANF的示例函数图 形。
[0033] 图6A - 6D示出根据本发明的实施例的示例性测试结构的示意图。
[0034] 图7A和图7B分别示出在布局中标识出的短路CA和开路CA的示意图。
【具体实施方式】
[0035] 下面的详细描述参照附图，附图以例示方式示出可实践所要求保护的主题的特定 实施例。充分详细地描述这些实施例，以使本领域技术人员将该主题投入实践。要理解，各 实施例尽管是不同的，但不一定是相互排斥的。例如，这里结合一个实施例描述的特定特 征、结构或特性可在其它实施例中实现而不脱离所要求保护的主题的精神和范围。类似地， 为了解释的目的，阐述了特定数量、材料和配置，以便提供对本发明的实施例的全面理解。 然而，本发明可在没有特定细节的情况下实施。另外应理解，可修改各公开实施例中的各个 要素的位置或配置而不脱离所要求。
[0036] 本说明书中的技术术语缩写：
[0037]RDLY :随机缺陷有限良率
[0038]DRC :设计规则检查
[0039]RET :分辨率增强技术
[0040]0PC :光学邻近校正
[0041] CA:关键区域
[0042] CAA :关键区域分析
[0043] DSD :缺陷尺寸分布
[0044] ANF :平均失效数
[0045] 本申请的发明人通过对1C布局设计和1C的深入研究发现，由于连线的短路/开 路失效而引起的良率损失受两项因素的直接影响：1)连线自身的布局设计，包括连线的间 距和连线宽度；2)制造环节的随机缺陷，包括缺陷尺寸和密度。发明人由此提出一种用于 1C设计布局验证的CAA方案，该方案利用测试结构获得表征制造环节随机缺陷的DSD，并基 于DSD从1C设计布局中标识出关键区域CA。随后，基于该分析结果进行连线优化，即调整 连线的间距和/或连线自身的宽度，达到减少/消除CA的目的。
[0046] 图2示出根据本发明的实施例的1C设计的示例优化过程的流程图。流程200的步 骤201 - 202、205 - 206与图1所示的流程100的步骤101 - 104相对应，流程200中使 用的设计规则210和RET/0PC模型240和流程100中的设计规则110和RET/0PC模型120 相对应，此处不再对其予以阐述。
[0047] 流程200和流程100的区别在于加入了关键区域分析