专利名称：用于测试集成电路对闭锁的敏感度的方法和设备的制作方法
技术领域：
本发明涉及一种用于测试集成电路对闭锁(latch-up)敏感度的方法和设备，并且尤其涉及一种用于测试CMOS、BiCMOS和双极集成电路对闭锁敏感度的方法和设备，以便获得测量并且提取出设计规则从而减少或消除在这种集成电路中出现闭锁的风险。
闭锁是CMOS、BiCMOS和双极集成电路(IC)的一种故障，其特征在于与功能故障、参数故障和/或设备损坏耦合的过度电耗泄漏。通过把邻近的p型和n型区域(即上籽晶(over-seeded)或‘掺杂’适当杂质的区域)组合到晶体管中来用硅人工地制成电路。除所选择用来形成所想要的晶体管之外的路径有时可能会产生所谓的寄生晶体管，在正常情况下所述寄生晶体管无法被激活。由于在始终存在于CMOS、双极和BiCMOS器件之间、由伪电流尖峰所引起的交互作用而导致出现闭锁，以致一对这种寄生晶体管组合为具有很大正反馈的电路。
参照
图1，示意地图示了CMOS反相器，在图2中示意地图示了其所想要的电路。寄生PNP和NPN型晶体管形成寄生PNPN器件，其中寄生PNP晶体管的集电极流入寄生NPN型晶体管的基极，并且所述寄生NPN型晶体管的集电极流入所述寄生PNP晶体管的基极，如图3的电路图中所图示。当出现闭锁时，发生正反馈，使在集成电路的电源电压线(VDD)和接地线(VSS)之间产生很大电流，使图3的电路完全开启并且使所述器件短路，由此妨碍了IC的正确操作并且使电源放电或者烧掉IC。寄生双极性器件的类似组合也出现在BiCMOS和双极技术中。
在图4中示出了图3中所图示的PNPN配置的伏安特性。当大于触发电流的电流或者大于触发电压的电压被馈送到该结构中时，在PNPN寄生器件中出现急速返回现象并且电流突然增加。当除去触发时，如果保持电压低于IC电源电压，那么高电流继续流动。如果保持电压大于IC电源电压，那么所述IC被认为是‘无闭锁的(latch-upfree)’，这是因为一旦上述触发被除去，那么所述IC就可以继续正确地运作。触发激励可以来源于几种不同的源，包括在IC操作期间的ESD(静电放电)脉冲，在IC操作期间由器件开关所产生的大电流或电压等。另外，触发电流可以在(图3的)闩锁结构内产生或者可以在所述电路中的其它地方产生并且传播到所述闩锁结构。
在IC开发期间，非常希望确保集成电路是无闭锁的，或者至少在集成电路中可以到达寄生PNPN器件的最大电流小于触发电流，在这种情况下IC被认为是‘闭锁免疫的’，这是因为无法触发闭锁。大部分现代技术并不趋向于是无闭锁的，因而必须使其是闭锁免疫的。
典型情况下，依照两种方式来测试集成电路对闭锁的敏感度-通过向IC输入/输出引脚施加电压和/或电流应力继而验证这种所施加的应力是否在集成电路中引起闭锁；-通过对特定的PNPN测试模块测量闭锁参数(保持电压以及触发电流和电压)，相对于所述测试模块所有扩散层(diffusion)都被外部接触。在图5中示意地图示了这种测试模块的例子，并且其包括IC衬底1、P型阱2(P-阱)、N型阱3(N-阱)、浅沟道隔离(shallowtrench isolation STI)区域(或LOCOS)4、各自的P-阱和N-阱接触扩散层5和6、P-阱中的N+扩散层7(N+热活性层(hot-active))、N-阱中的P+扩散层8(P+热活性层)、PNPN扩散层的层间绝缘膜(inter-level dielectric ILD)9和金属触头10。
上面所提及的第一方法能够在考虑在最大应力值的给定规范内IC应当是闭锁免疫的事实，来检查在集成电路中是否可能会引起闭锁。典型情况下，电流或电压应力被施加到IC引脚并且确定是否出现闭锁。此方法提供了用于检查IC对闭锁出现的敏感度(即在IC操作期间在所述IC中出现闭锁的风险)的准确方法。然而，此测试只可以在IC市场推广流程中非常靠后的阶段才能应用，在那时IC已经被制造好了。在出现闭锁的情况下(即确定IC不是闭锁免疫的)，不能判别闭锁是出现在输入/输出电路中还是用于提供芯片所要求功能的IC电路中(即IC核心)，除非使用故障分析技术。如果要求改进设计或制造过程以便使IC是闭锁免疫的，那么此时在市场推广流程中，结果是在产品开发中有较大的附加成本并且延迟了市场推广，这显然是不想要的并且可能会导致当IC到达市场时就已经过时了。此外，还不可以使用此方法来研究闭锁怎样由IC的设计和制造过程(即汇接点注入、STI成形等)而定。
上面所提及的第二方法能够研究闭锁参数对制造过程和设计参数的相关性。可以通过制造不同的测试模块来研究闭锁参数怎样由设计而定，在所述测试模块中改变所述设计参数(诸如在热活性层和阱触头之间的距离，在热活性层之间的距离等)。可以通过运行拆分扩散层分段(diffusion lot)来研究闭锁参数与制造过程的相关性，在所述扩散层分段中改变某些过程参数。由于PNPN测试结构是可以独立于IC设计而制造的标准测试模块，所以可以在筛选及制造IC之前很久，在制造过程流程开发早期时候执行此闭锁研究。此外，可以把所获取的资料应用于所有随后的IC设计。然而，典型的PNPN测试结构不允许研究被施加到IC引脚的电流或电压应力的影响，这是由于通过向N+热活性层8和P+热活性层9施加应力电流或电压来直接对PNPN执行应力测试。由于被注入到IC引脚的电流只有一小部分到达IC核心，所以使用典型的闭锁PNPN测试模块导致过度估计了实际上到达所述IC核心的最大电流。从而，为了使IC是闭锁免疫的，可能会应用不必要的设计规则，结果对IC性能具有负面影响并且导致所想要的芯片面积的增加。
我们现在设计了改进的布置，并且本发明的目的是提供一种用于测试集成电路对闭锁的敏感度的方法和设备，其中可以通过在电路的制造过程流程开发相对早期阶段施加电流和电压应力来测试闭锁。
依照本发明，提供了一种用于测试集成电路设计对闭锁敏感度的测试模块，所述测试模块包括多个并联的测试块，每个测试块包括注入器块，用于向各自的测试块施加应力电流或电压，所述测试模块还包括多个传感器块，位于从各自的注入器块开始连续增加的距离处，每个传感器块包括PNPN闭锁测试结构。
本发明进一步扩展到一种用于测试集成电路设计对闭锁的敏感度的方法，所述方法包括提供包括有多个并联测试块的测试模块，每个测试块包括注入器块，用于向各自的测试块施加应力电流或电压，所述测试模块还包括多个传感器块，位于从各自的注入器块开始连续增加的距离处，每个传感器块包括PNPN测试闭锁测试结构，所述方法还包括向一个或多个注入器块施加应力电流或电压，并且在各自的一个或多个传感器块处获得合成电流测量。
因而，本发明提供了一种用于测试IC设计的敏感度的方法和设备，其相对于现有技术具有以下显著优点-可以在不要求存在实际产品的情况下借助常规的电流和电压应力来测试闭锁。从而，可以在产品筛选之前解决潜在的闭锁问题，因而能够极大地节约开发成本和时间。
-与现有技术中基于如上所述的IC测试的闭锁测试方法相对比，其中要求闭锁测试系统并且需要封装IC，借助本发明，常规的参数分析器足以执行在晶片级的测量。
-此外，可以在非常类似于最终IC设计的设计配置中研究闭锁参数与过程和设计变量的相关性。这允许通过定义适当的设计规则来优化IC设计。从而，相对于现有技术可以减小IC面积并且改进IC性能。
每个测试块可以被连接到焊接点(bondpad)，经由所述焊接点可以把应力电流或电压施加到各自的注入器块。优选把注入器块连接在第一和第二电源线之间，并且优选把传感器块连接在不同于所述第一和第二电源线的第三和第四电源线之间，以致可以独立地偏置两个块，并且以便在测试期间可以在注入器块和传感器块的操作之间进行区分。
每个PNPN闭锁测试结构优选包括N+和P+热活性层，优选把所述热活性层连接到各自的探测传感器线。可以相对于PNPN闭锁测试结构来提供加热装置，并且这种加热装置例如可以包括在每个PNPN闭锁测试结构周围的多晶硅环。
本发明的方法可以包括在向注入器块施加应力电流或电压期间断开传感器块并且在所述注入器块处获得电流测量以便确定注入器块对闭锁的敏感度的步骤。
如果在那里的电流测量超过了预定阈值，那么可以确定注入器块和/或传感器块是对闭锁敏感的。优选在传感器块的每个PNPN闭锁测试结构获得顺序的电流测量。有利地是，可以独立地偏置每个注入器块和每个传感器块，并且实际上在一个实施例中，可以独立地偏置每个PNPN闭锁测试结构。
参考这里所描述的实施例，本发明的这些及其它方面、特征和优点将变得清楚并得以阐明。
现在将仅以举例形式并且参考附图来描述本发明的实施例，其中图1是用于图示负责闭锁的寄生双极晶体管的示例性CMOS集成电路的示意性剖视图；图2是用于图示依照图1的布置所想要的寄生双极晶体管的配置的示意性电路图；图3是用于图示作为闭锁的结果，依照图1的布置的寄生双极晶体管的配置的示意性电路图；图4是图3的布置的伏安特性的图形表示；图5是依照现有技术的PNPN测试模块的示意性剖面图；图6是依照本发明示例性实施例的测试芯片模块的示意性框图；图7是示例性的I/O块的示意性电路图，所述I/O块可以被用作在图6的测试芯片模块中的注入器；图8是第一示例性传感器块的示意性平面图，所述传感器块可以被用于图6的测试芯片模块中；和图9是第二示例性传感器块的示意性平面图，所述传感器块可以被用于图6的测试芯片模块中。
参照图6，依照本发明示例性实施例的测试芯片模块包括多个外部焊接点22和一系列并联的测试点30，所述外部焊接点22连接到各自的电源电压线15和接地线14。每个测试点30包括各自的注入器12所连接到的焊接点11，并且把传感器块13连接到每个注入器12。注入器12意在产生闭锁应力，并且传感器块用于测量测试模块的闭锁敏感度。如所示出，还可以使用注入器来测试I/O块的闭锁敏感度。
每个注入器12可以简单地是类似于在最终IC设计中所使用的标准I/O块的电路，并且参照图7，图示了示例性的注入器设计的电路图。当然，本领域技术人员应当理解，取决于要求，注入器12(或I/O块)可以比图7中所图示的更加复杂。
通过向注入器焊接点11施加应力电压或电流，电流被倾倒在测试芯片衬底上，所述电流扩散到各自的传感器块13，在那里可能会触发闭锁。
适用于本发明中的传感器块13可以由几个PNPN闭锁测试结构组成，所述闭锁测试结构具有与在图5中所图示的结构类似的构造。这种PNPN测试结构沿着各自的传感器块13而位于从注入器12开始增加的距离处，以便允许探查在I/O块和IC核心之间的距离对闭锁的影响。
图8图示了可以怎样来组织用于本发明第一示例性实施例的传感器块13。参照附图，每个PNPN测试结构的P-阱和N-阱触头5、6分别由接地线18和电源电压线19来偏置，所述线不同于用于注入器12的I/O块的线，以便能够使用不同的电源电压并且允许区分在传感器块或I/O块中所可能出现的闭锁。传感器的N+和P+热活性层7、8被分别连接到N+16和P+17探测传感器线。本领域技术人员应当理解，为了相对于位于到注入器12不同距离的每个传感器来测试闭锁，对于传感器块13的每个不同的PNPN测试结构，需要使用不同的探测线。
因而，通过并行放置一组注入器-传感器块对(诸如在图8中所示出的注入器-传感器块对)，如图6中所图示，可以探查不同类型的注入器对闭锁的影响。例如，可以探查不同类型的保护环或保护带的影响。理论上，每个注入器和每个传感器可能会被独立地偏置及访问，由此允许开发完全2D敏感度图片。然而，为了节省焊接点进而节省测试芯片面积，可以由注入器-传感器块对共享互连线。例如，传感器的阱触头可以共享相同的电源线(18、19分别用于P-和N-阱)。
为了测试I/O块的闭锁灵敏度，可以在测试期间使传感器块断开。在这种情况下，可以把电流或电压应力施加到注入器焊接点，并且可以通过测量流向注入器地线和电源电压线的电流来验证闭锁出现。
在用于传感器块的替换结构中，如在图9中所示意性地图示，可以把多晶硅环20放置在PNPN测试结构周围。多晶硅环20充当关于PNPN测试结构的加热器，因而能够测试在高温下的闭锁，而不必要求外部加热源。类似地，可以把多晶硅环放置在各自的I/O块中以便在测试期间增加注入器温度。
因而，如上所述的闭锁测试芯片是小型的闭锁分析载体，用于把典型的PNPN闭锁测试结构的易测试性与IC闭锁测试的优点相结合。通过向注入器焊接点施加电流或电压应力，人们可以通过简单地测量电流来探查在I/O块中以及在传感器块中闭锁的出现。当在I/O块或传感器块的电源电压线或接地线上所测量的电流高于预定阈值时，那么检测到闭锁。可以通过在位于到注入器不同距离的传感器进行顺序测量来研究在传感器和注入器之间的距离的影响。在每个传感器的测量期间，其它传感器未被偏置。还可以通过把应力顺序地施加到注入器并且同时使传感器未被偏置来研究I/O块设计对传感器的闭锁敏感度的影响。
可以借助于闭锁测试芯片来识别用于获得闭锁免疫的IC的设计规则。由于相对于IC式的设计来执行闭锁应力，所以不要求合成的设计规则是保守的，但是如果使用如上所述的简单现有技术PNPN测试结构却往往会是这种情况。这可能导致相对于现有技术器件显著地减小IC面积并且改进IC性能。此外，可以在挑选IC之前很久就测试IC式的器件，由此相对于现有技术过程能够每当检测到闭锁问题时就惊人地降低关于IC开发的成本。
应当注意，上述实施例图示了而并不限制本发明，而且本领域技术人员在不脱离由所附权利要求所定义的本发明范围内的情况下能够设计出许多替换实施例。在权利要求中，不应当将置于括号内的任何参考符号解释为对权利要求的限制。词“包括”和“包含”等并不排除在任何权利要求或说明书中总体上所列出的元件或步骤之外的元件或步骤的存在。元件的单个引用并不排除对这种元件的多个引用，并且反之亦然。本发明可以借助于包括若干不同元件的硬件来实现，也可以借助于适当编程的计算机来实现。在设备权利要求所列举的一些装置中，部分这些装置可以具体化为同一个硬件项。唯一的事实在于在彼此不同的从属权利要求中所提到的某些方法，实际上并不意味着把这些方法结合是无益的。
权利要求
1.一种用于测试集成电路设计对闭锁敏感度的测试模块，所述测试模块包括多个并联的测试块(30)，每个测试块包括注入器块(12)，用于向各自的测试块(30)施加应力电流或电压，所述测试模块还包括多个传感器块(13)，位于从各自的注入器块(12)开始连续增加的距离处，每个传感器块(13)包括PNPN闭锁测试结构。
2.如权利要求1所述的测试模块，其中每个测试块(30)被连接到焊接点(11)，所述应力电流或电压经由所述焊接点(11)被施加到所述注入器(12)。
3.如权利要求1或2所述的测试模块，其中所述注入器块(12)连接在第一和第二电源线(14，15)之间。
4.如权利要求1到3中任何一个所述的测试模块，其中所述传感器块(13)的触头(5，6)被连接在不同于所述第一和第二电源线(14，15)的第三和第四电源线(18，19)之间。
5.如先前权利要求中任何一个所述的测试模块，其中每个PNPN闭锁结构包括N+和P+热活性层(7，8)，所述热活性层(7，8)被连接到各自的探测传感器线(16，17)。
6.如先前权利要求中任何一个所述的测试模块，其中相对于所述PNPN闭锁测试结构来提供加热装置(20)。
7.如权利要求6所述的测试模块，其中所述加热装置包括位于各自的PNPN闭锁测试结构周围的多晶硅环(20)。
8.一种用于测试集成电路设计对闭锁的敏感度的方法，所述方法包括提供包括多个并联测试块(30)的测试模块，每个测试块(30)包括注入器块(12)，用于向各自的测试块(30)施加应力电流或电压，所述测试模块还包括多个传感器块(13)，位于从各自的注入器块(12)开始连续增加的距离处，每个传感器块(30)包括PNPN测试闭锁测试结构，所述方法还包括向一个或多个注入器块(12)施加应力电流或电压，并且在各自的一个或多个传感器块(13)处获得合成电流测量。
9.如权利要求8所述的方法，还包括在向一个或多个注入器块(12)施加所述应力电流或电压期间断开所述传感器块(13)，并且在所述注入器块(12)处获得电流测量以便确定其对闭锁的敏感度。
10.如权利要求8或9所述的方法，其中如果在那里的电流测量超过预定阈值，那么确定注入器块(12)或传感器块(13)对闭锁敏感。
11.如权利要求8到10中任何一个所述的方法，其中在传感器块(13)的每个PNPN闭锁测试结构获得顺序的电流测量。
12.如权利要求8到11中任何一个所述的方法，其中可以独立地偏置每个注入器块(12)和每个传感器块(13)。
13.如权利要求12所述的方法，其中可以独立地偏置每个PNPN闭锁测试结构。
全文摘要
一种用于测试集成电路设计对闭锁敏感度的测试模块，所述测试模块包括多个并联的测试块(30)，每个测试块包括注入器块(12)，用于向各自的测试块(30)施加应力电流或电压，还包括多个传感器块(13)，位于从各自的注入器块(12)开始连续增加的距离处，每个传感器块(13)包括PNPN闭锁测试结构。本发明使用标准的PNPN闭锁测试结构组合了常规的IC应力电流测试以及闭锁参数测量的各自优点。
文档编号H01L23/544GK1914514SQ200580003293
公开日2007年2月14日 申请日期2005年1月27日 优先权日2004年1月28日
发明者A·斯卡帕, P·H·卡普庞, P·C·德琼, T·斯密德斯 申请人:皇家飞利浦电子股份有限公司