br>[0080]实施例二
[0081]图7为本实施例一种混合内存的硬件实现方法实施例二的示意图，一种混合内存的硬件实现方法，硬件实现方法包括:
[0082]步骤S1:发送数据请求分别至DRAM存储器、地址查找转换模块；
[0083]步骤S2:地址查找转换模块接收数据请求的物理地址，并判断请求数据的物理地址是否存在于地址查找转换模块中的DRAM地址列表；若是，则执行步骤S3，若不是，则执行步骤S4。
[0084]步骤S3:控制模块产生控制信号并发送至多路选择器，多路选择器根据控制信号选择于NCM存储器的数据进行输出，并将匹配的DRAM地址对应的NCM物理地址发送至NCM存储器中。
[0085]步骤S4:控制模块将DRAM存储器中读取的数据经多路选择器输出至数据总线上。
[0086]本发明一个较佳的实施例中，硬件实现方法还包括:
[0087]步骤S31:于步骤S3之后，NCM存储器根据NCM物理地址读取数据，并将读取的数据经多路选择器输出至数据总线。
[0088]图8为本实施例混合内存的访问流程示意图，本实施例混合内存的具体硬件实现方法流程图如图8所示，其步骤主要包括如下:
[0089](1)系统向混合内存发送数据请求，数据请求的物理地址为addrl，一方面发送至DRAM存储区，一方面发送至地址查找转换表；
[0090](2)判断地址addrl是否存在于地址查找转换表中对应于DRAM的地址列表:如果是，执行步骤3，如果不是，执行步骤4 ;
[0091](3)控制模块发生控制信号至多路选择器选择自于NCM的数据输出，同时，将地址查找转换表中DRAM物理地址addrl对应的NCM物理地址addr2发送至NCM存储区中并读取数据，最后将NCM中读取的数据2经多路选择器输出到数据总线上。
[0092](4)控制模块控制多路选择器选择来自DRAM的数据输出，不访问NCM，最后将DRAM中读取的数据1经多路选择器输出到数据总线上。
[0093]如果读取数据最终来自于DRAM，那么相比传统的内存读取，本实施例混合内存的读取延时仅仅增加了数据经过多路选择器(3)的延时，相比从DRAM阵列中读出数据的延迟，由多路选择器(3)带来的延迟的增加可忽略不计。如果读取数据最终来自于NCM，虽然读取延迟相较于DRAM要慢得多，但NCM的容量要远小于DRAM，对混合内存性能的影响也很小，但带来的好处是刷新周期大大提高，由刷新所造成的功耗就会大大降低，同时刷新周期的提高也会使DRAM读写性能得到提高。
[0094]综上所述，本发明提出了一种混合内存的具体硬件实现方法，通过地址查找转换表来存储DRAM地址和NCM地址的映射关系，通过查找结果控制数据输出来自DRAM或NCM。本发明这种硬件实现方法对混合内存的性能影响非常小，但却可以获得DRAM阵列的刷新周期的提升，降低刷新功耗。
[0095]通过说明和附图，给出了【具体实施方式】的特定结构的典型实施例，基于本发明精神，还可作其他的转换。尽管上述发明提出了现有的较佳实施例，然而，这些内容并不作为局限。
[0096]对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。
【主权项】
1.一种混合内存的硬件实现系统，其特征在于，所述硬件实现系统包括: N个DRAM存储器，按照DRAM存储单元保持时间将所述DRAM存储器划分为主要分布区和尾端分布区，N为正整数； 至少一个NCM存储器，与所述DRAM存储器连接，能够替代存储所述DRAM存储器中的尾端分布区存储的数据； 地址查找转换模块，分别与所述DRAM存储器、所述NCM存储器连接，且所述地址查找转换模块中预存包括所述DRAM存储器中尾端分布区存储数据的地址信息以及与之对应的NCM存储器中用以替代存储所述DRAM存储器中尾端分布区数据的地址信息； 控制模块，与所述地址查找转换模块连接，以获取并根据所述地址信息与所述地址映射关系判断所述系统数据的输出通路的来源，且所述控制模块根据所述输出通路的来源生成并输出控制信号； 多路选择器，分别与所述控制模块、所述DRAM存储器、所述NCM存储器连接，接收并根据所述控制信号选择数据进行输出。2.根据权利要求1所述的混合内存的硬件实现系统，其特征在于，所述NCM存储器为N个，每一个所述DRAM存储器均与一个所述NCM存储器连接。3.根据权利要求1所述的混合内存的硬件实现系统，其特征在于，所述硬件实现包括: 逻辑检测模块，与所述DRAM存储器连接，定期检测并确定所述DRAM存储器尾端分布区与所述主要分布区的保持时间界限，同时判断位于DRAM存储器中所述尾端分布区存储数据的地址信息。4.根据权利要求1所述的混合内存的硬件实现系统，其特征在于，所述地址查找转换丰吴块包括: DRAM地址存储阵列，存储有所述DRAM存储器中被替代的尾端分布区存储数据的地址信息； NCM地址存储阵列，存储有替代所述DRAM存储器中尾端分布区存储数据的NCM存储器的地址信息。5.根据权利要求4所述的混合内存的硬件实现系统，其特征在于，所述系统还包括: 查找数据寄存器，与所述DRAM地址存储阵列连接，以及 当需要在所述地址查找转换模块中实现DRAM地址查找时，将所述DRAM地址输入至所述查找数据寄存器，所述查找数据寄存器将所述DRAM地址转化为匹配数据线，于所述存储阵列中进行逐一匹配。6.根据权利要求5所述的混合内存的硬件实现系统，其特征在于，所述系统还包括: 读出感应放大器，分别与所述DRAM地址存储阵列、所述控制模块连接，以及 所述读出感应放大器根据匹配的结果读出匹配数据。7.根据权利要求6所述的混合内存的硬件实现系统，其特征在于，所述系统还包括:所述读出感应放大器通过读匹配线的结果判断所述DRAM地址存储阵列中是否存在匹配的所述DRAM地址。8.根据权利要求6所述的混合内存的硬件实现系统，其特征在于，所述系统还包括: 译码器，分别与所述读出感应放大器、所述NCM地址存储阵列、所述控制模块连接，以及 当所述DRAM地址存储阵列中存在相匹配的所述DRAM地址的时候，译码器对所述匹配的数据进行译码并转化为所述NCM地址存储阵列的地址。9.一种混合内存的硬件实现方法，其特征在于，所述硬件实现方法包括: 步骤S1:发送数据请求分别至DRAM存储器、地址查找转换模块； 步骤S2:所述地址查找转换模块接收所述数据请求的物理地址，并判断所述请求数据的物理地址是否存在于所述地址查找转换模块中的DRAM地址列表；若是，则执行步骤S3，若不是，则执行步骤S4。 步骤S3:控制模块产生控制信号并发送至多路选择器，多路选择器根据所述控制信号选择于NCM存储器的数据进行输出，并将匹配的DRAM地址对应的NCM物理地址发送至NCM存储器中。 步骤S4:控制模块将所述DRAM存储器中读取的数据经所述多路选择器输出至数据总线上。10.根据权利要求9所述的混合内存的硬件实现方法，其特征在于，所述硬件实现方法还包括: 步骤S31:于步骤S3之后，所述NCM存储器根据所述NCM物理地址读取数据，并将读取的数据经多路选择器输出至数据总线。
【专利摘要】本发明涉及存储器领域，尤其涉及一种混合内存的硬件实现系统及方法。混合内存至少包括：N个DRAM存储器，按照DRAM存储单元保持时间将DRAM存储器划分为主要分布区和尾端分布区，N为正整数；至少一个NCM存储器，能够替代存储DRAM存储器中的尾端分布区存储的数据；地址查找转换模块，预存包括DRAM存储器中尾端分布区存储数据的地址信息以及与之对应的NCM存储器中用以替代存储DRAM存储器中尾端分布区数据的地址信息；控制模块，以获取并根据地址信息与地址映射关系判断系统数据的输出通路的来源，且控制模块根据输出通路的来源生成并输出控制信号；多路选择器，分别与控制模块、DRAM存储器、NCM存储器连接，接收并根据控制信号选择数据进行输出。
【IPC分类】G06F3/06
【公开号】CN105373348
【申请号】CN201510698601
【发明人】景蔚亮, 叶勇
【申请人】上海新储集成电路有限公司
【公开日】2016年3月2日
【申请日】2015年10月23日